JPS6128236B2 - - Google Patents
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- JPS6128236B2 JPS6128236B2 JP52023594A JP2359477A JPS6128236B2 JP S6128236 B2 JPS6128236 B2 JP S6128236B2 JP 52023594 A JP52023594 A JP 52023594A JP 2359477 A JP2359477 A JP 2359477A JP S6128236 B2 JPS6128236 B2 JP S6128236B2
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- polysilicon
- diode
- circuit
- junction
- region
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P32/00—Diffusion of dopants within, into or out of wafers, substrates or parts of devices
- H10P32/10—Diffusion of dopants within, into or out of semiconductor bodies or layers
- H10P32/17—Diffusion of dopants within, into or out of semiconductor bodies or layers characterised by the semiconductor material
- H10P32/171—Diffusion of dopants within, into or out of semiconductor bodies or layers characterised by the semiconductor material being group IV material
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/40—Crystalline structures
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/65—Integrated injection logic
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P32/00—Diffusion of dopants within, into or out of wafers, substrates or parts of devices
- H10P32/10—Diffusion of dopants within, into or out of semiconductor bodies or layers
- H10P32/14—Diffusion of dopants within, into or out of semiconductor bodies or layers within a single semiconductor body or layer in a solid phase; between different semiconductor bodies or layers, both in a solid phase
- H10P32/1408—Diffusion of dopants within, into or out of semiconductor bodies or layers within a single semiconductor body or layer in a solid phase; between different semiconductor bodies or layers, both in a solid phase from or through or into an external applied layer, e.g. photoresist or nitride layers
- H10P32/1414—Diffusion of dopants within, into or out of semiconductor bodies or layers within a single semiconductor body or layer in a solid phase; between different semiconductor bodies or layers, both in a solid phase from or through or into an external applied layer, e.g. photoresist or nitride layers the applied layer being silicon, silicide or SIPOS, e.g. polysilicon or porous silicon
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/926—Elongated lead extending axially through another elongated lead
Landscapes
- Bipolar Integrated Circuits (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置に関し、特に多結晶半導体
膜中にＰ―Ｎ接合を有する半導体装置の製造方法
に関する。
膜中にＰ―Ｎ接合を有する半導体装置の製造方法
に関する。
論理回路の性能指数を表わす１つに電力・速度
積がある。これは回路電圧、論理振巾電圧それに
回路容量の３つの積に比例し、より小さいことが
望ましい。従来より、この電力・速度積を改善す
る一手段として、シヨツトキ・バリアダイオード
を用いて論理振巾を減少させる方法が用いられて
きた。その１例としてシヨツトキ・I2L（インテ
グレーテツド・インジエクシヨン・ロジツク）が
開発されている。しかしI2Lとシヨツトキ・ダイ
オードを組み合せることは、製造上容易なことで
はない。なぜなら、I2Lのコレクタが集積回路の
構造上、高不純物濃度になるため、そのコレクタ
領域上においてシヨツトキ・バリアが形成され難
いためである。そのために、高エネルギーのイオ
ン注入によりベースを形成し、コレクタ領域の表
面濃度を下げる試みがなされているが、この様な
方法だとNPNトランジスタのT（高域遮断周波
数）を高くすることが困難で、結果的にはシヨツ
トキ・バリア・ダイオードを用いた利点が失なわ
れてしまう欠点がある。
積がある。これは回路電圧、論理振巾電圧それに
回路容量の３つの積に比例し、より小さいことが
望ましい。従来より、この電力・速度積を改善す
る一手段として、シヨツトキ・バリアダイオード
を用いて論理振巾を減少させる方法が用いられて
きた。その１例としてシヨツトキ・I2L（インテ
グレーテツド・インジエクシヨン・ロジツク）が
開発されている。しかしI2Lとシヨツトキ・ダイ
オードを組み合せることは、製造上容易なことで
はない。なぜなら、I2Lのコレクタが集積回路の
構造上、高不純物濃度になるため、そのコレクタ
領域上においてシヨツトキ・バリアが形成され難
いためである。そのために、高エネルギーのイオ
ン注入によりベースを形成し、コレクタ領域の表
面濃度を下げる試みがなされているが、この様な
方法だとNPNトランジスタのT（高域遮断周波
数）を高くすることが困難で、結果的にはシヨツ
トキ・バリア・ダイオードを用いた利点が失なわ
れてしまう欠点がある。
本発明の目的は、上述のシヨツトキ―ダイオー
ドの代りに、製造が容易なダイオード構造を有す
る半導体装置の製造方法を提供することである。
ドの代りに、製造が容易なダイオード構造を有す
る半導体装置の製造方法を提供することである。
本発明の目的はI2L集積回路に用いて好適な半
導体装置の製造方法を提供することである。
導体装置の製造方法を提供することである。
本発明の半導体装置の製造方法は、第一導電型
の単結晶半導体領域上にこれよりも不純物濃度の
低い第二導電型の多結晶半導体膜を形成し、この
多結晶半導体膜中に単結晶半導体領域から第一導
電型の不純物を拡散させてＰ―Ｎ接合部を形成す
ることを特徴とする。
の単結晶半導体領域上にこれよりも不純物濃度の
低い第二導電型の多結晶半導体膜を形成し、この
多結晶半導体膜中に単結晶半導体領域から第一導
電型の不純物を拡散させてＰ―Ｎ接合部を形成す
ることを特徴とする。
本発明の半導体装置の製造方法によれば、I2L
集積回路の高濃度コレクタ領域上に逆導電型のよ
り低濃度の多結晶シリコン膜を例えばエピタキシ
ヤル成長にて形成して、熱処理することによりコ
レクタ領域の高濃度不純物が上部の低濃度の多結
晶シリコン膜中に拡散導入されるために、シリコ
ン膜中においてＰ―Ｎ接合部が形成されることに
なる。この様にＰ―Ｎ接合ダイオードが容易に形
成されると共にこのＰ―Ｎ接合ダイオードでは後
述するように普通のＰ―Ｎ接合ダイオードの順方
向電圧よりも小さくなるので、I2L回路の論理振
巾を下げることができることになり、回路の電
力・速度積を改善することも可能となる。
集積回路の高濃度コレクタ領域上に逆導電型のよ
り低濃度の多結晶シリコン膜を例えばエピタキシ
ヤル成長にて形成して、熱処理することによりコ
レクタ領域の高濃度不純物が上部の低濃度の多結
晶シリコン膜中に拡散導入されるために、シリコ
ン膜中においてＰ―Ｎ接合部が形成されることに
なる。この様にＰ―Ｎ接合ダイオードが容易に形
成されると共にこのＰ―Ｎ接合ダイオードでは後
述するように普通のＰ―Ｎ接合ダイオードの順方
向電圧よりも小さくなるので、I2L回路の論理振
巾を下げることができることになり、回路の電
力・速度積を改善することも可能となる。
以下本発明をより良く理解するために図面を参
照して説明する。
照して説明する。
第１図は多結晶シリコン中にＰ―Ｎ接合を作る
従来例の断面図を示し、図において、シリコン基
板１上に絶縁膜２を形成し、その上に１導電型の
多結晶シリコン層３を被着する。その多結晶シリ
コン層３に選択的に不純物を拡散して逆導電領域
４を形成する。この領域４の境界がＰ―Ｎ接合面
５となる。
従来例の断面図を示し、図において、シリコン基
板１上に絶縁膜２を形成し、その上に１導電型の
多結晶シリコン層３を被着する。その多結晶シリ
コン層３に選択的に不純物を拡散して逆導電領域
４を形成する。この領域４の境界がＰ―Ｎ接合面
５となる。
第１図の方法では、ポリシリコン膜厚のバラツ
キおよびポリシリコン中の不純物拡散係数が大き
いことなどから、Ｐ―Ｎ接合５を膜の中に安定に
作ることは困難である。
キおよびポリシリコン中の不純物拡散係数が大き
いことなどから、Ｐ―Ｎ接合５を膜の中に安定に
作ることは困難である。
第２図は多結晶シリコン中にＰ―Ｎ接合を作る
他の従来例の断面図を示し、図においてシリコン
基板１上に絶縁膜２を形成し、その上に１導電型
の多結晶シリコン層３を被着する。その多結晶シ
リコン層３に不純物を選択的に、絶縁物２に達す
るまで拡散して、逆導電型領域４′を形成する。
この領域４′の側面５′がＰ―Ｎ接合面を形成する
ことになる。
他の従来例の断面図を示し、図においてシリコン
基板１上に絶縁膜２を形成し、その上に１導電型
の多結晶シリコン層３を被着する。その多結晶シ
リコン層３に不純物を選択的に、絶縁物２に達す
るまで拡散して、逆導電型領域４′を形成する。
この領域４′の側面５′がＰ―Ｎ接合面を形成する
ことになる。
この方法では第１図の欠点が解決されるものの
Ｐ―ｎ接合の接合面積が減少し電流密度が増加す
るため、順方向電圧が高くなるという欠点を持
つ。
Ｐ―ｎ接合の接合面積が減少し電流密度が増加す
るため、順方向電圧が高くなるという欠点を持
つ。
またポリシリコン中のＰ―Ｎ接合ダイオードは
リーク電流がきわめて多く、それ故に一般のシリ
コン・ダイオードに比べ小さな順方向電圧を持つ
ことが特性であり、この特長により論理回路の論
理振巾を下げることが可能になるのであるが、第
２図の方法はこの特長を失なわせる危険性を持つ
ている。
リーク電流がきわめて多く、それ故に一般のシリ
コン・ダイオードに比べ小さな順方向電圧を持つ
ことが特性であり、この特長により論理回路の論
理振巾を下げることが可能になるのであるが、第
２図の方法はこの特長を失なわせる危険性を持つ
ている。
第３図に本発明によるポリシリ・ダイオードの
基本断面図を示す。図においてリンを含むN+型
のシリコン領域３０の上にポリシリコン薄膜３１
は気相成長されている。ポリシリコン薄膜３１は
気相成長時に不純物としてボロンがドープされる
か、或いは成長後に熱拡散又はイオン注入により
ボロンがドープされる。ポリシリコン中のボロン
濃度は、シリコン３０中のリン濃度より低くなる
ようにする。そうすることにより、熱処理中にシ
リコン中のリンがポリシリコン中に拡散して行
き、ポリシリコン内部にＰ―Ｎ接合３２が形成さ
れる。この方法の特長はボロン濃度がリン濃度よ
り低ければ確実にポリシリコン中にダイオードが
形成される所にある。又ポリシリコン薄膜の膜厚
のバラツキに対しても安定である。又接合面積も
十分広くすることができるから、ポリシリコン・
ダイオードの順方向電圧を通常のシリコン・ダイ
オードより下げることが容易である。第４図に本
発明により得られたポリシリコン・ダイオードの
順方向特性を、通常のシリコン・ダイオードのそ
れと比較して示す。図から分るようにポリシリコ
ン・ダイオードの順方向電圧が電流の減少と共に
減少していることがわかる。例えば順方向電流と
して10-4A流した場合シリコンダイオードでは約
0.7Vの順方向電圧に対し、本発明のポリシリコ
ン・ダイオードのそれは0.4Vを示すことがわか
る。
基本断面図を示す。図においてリンを含むN+型
のシリコン領域３０の上にポリシリコン薄膜３１
は気相成長されている。ポリシリコン薄膜３１は
気相成長時に不純物としてボロンがドープされる
か、或いは成長後に熱拡散又はイオン注入により
ボロンがドープされる。ポリシリコン中のボロン
濃度は、シリコン３０中のリン濃度より低くなる
ようにする。そうすることにより、熱処理中にシ
リコン中のリンがポリシリコン中に拡散して行
き、ポリシリコン内部にＰ―Ｎ接合３２が形成さ
れる。この方法の特長はボロン濃度がリン濃度よ
り低ければ確実にポリシリコン中にダイオードが
形成される所にある。又ポリシリコン薄膜の膜厚
のバラツキに対しても安定である。又接合面積も
十分広くすることができるから、ポリシリコン・
ダイオードの順方向電圧を通常のシリコン・ダイ
オードより下げることが容易である。第４図に本
発明により得られたポリシリコン・ダイオードの
順方向特性を、通常のシリコン・ダイオードのそ
れと比較して示す。図から分るようにポリシリコ
ン・ダイオードの順方向電圧が電流の減少と共に
減少していることがわかる。例えば順方向電流と
して10-4A流した場合シリコンダイオードでは約
0.7Vの順方向電圧に対し、本発明のポリシリコ
ン・ダイオードのそれは0.4Vを示すことがわか
る。
次に、第５図に本発明のポリシリコン・ダイオ
ードを用いた場合のI2L集積回路の断面図を示
す。図においてI2Lの構造は最も一般的なものを
例に取つているが、他の構造のものにたいしても
ポリシリ・ダイオードを適用することはもち論可
能である。
ードを用いた場合のI2L集積回路の断面図を示
す。図においてI2Lの構造は最も一般的なものを
例に取つているが、他の構造のものにたいしても
ポリシリ・ダイオードを適用することはもち論可
能である。
N+型のシリコン基板８上にＮ型のエピタキシ
ヤル層９が形成され、不純物を選択的に拡散して
Ｐ型の領域１０，１０′が形成されている。Ｐ型
領域１０に更に不純物を選択的に拡散してN+領
域１１，１１′が形成される。そしてこの装置の
表面上に絶縁膜１２が形成されそれぞれの領域１
０，１０′，１１及び１１′にコンタクトをとるた
めの開孔１３，１４，１５及び１５′が設けられ
る。全面に多結晶シリコン層１６を被着して、上
記コンタクト領域を残して選択的に多結晶シリコ
ン層１６をエツチングする。このシリコン層１６
にはあらかじめボロンを導入してＰ型としておけ
ば、エピタキシヤル成長時の熱処理はその後の熱
処理によりN+型のコレクタ領域１１，１１′の不
純物が低濃度のＰ型シリコン層に拡散して第３図
に示した様なＰ―Ｎ接合面が形成されることにな
る。このＰ―Ｎ接合部がポリシリコン・ダイオー
ドとして用いられる。そしてこの多結晶シリコン
上に電極取り出しのためのアルミニウムを被着し
てI2L回路が完成される。
ヤル層９が形成され、不純物を選択的に拡散して
Ｐ型の領域１０，１０′が形成されている。Ｐ型
領域１０に更に不純物を選択的に拡散してN+領
域１１，１１′が形成される。そしてこの装置の
表面上に絶縁膜１２が形成されそれぞれの領域１
０，１０′，１１及び１１′にコンタクトをとるた
めの開孔１３，１４，１５及び１５′が設けられ
る。全面に多結晶シリコン層１６を被着して、上
記コンタクト領域を残して選択的に多結晶シリコ
ン層１６をエツチングする。このシリコン層１６
にはあらかじめボロンを導入してＰ型としておけ
ば、エピタキシヤル成長時の熱処理はその後の熱
処理によりN+型のコレクタ領域１１，１１′の不
純物が低濃度のＰ型シリコン層に拡散して第３図
に示した様なＰ―Ｎ接合面が形成されることにな
る。このＰ―Ｎ接合部がポリシリコン・ダイオー
ドとして用いられる。そしてこの多結晶シリコン
上に電極取り出しのためのアルミニウムを被着し
てI2L回路が完成される。
多結晶シリコン層１６の選択エツチングの方法
としては、シリコン層１６上に配線用のアルミニ
ウム形成後、アルミニウムの選択エツチングを行
つてから、そのアルミニウムをマスクとしてポリ
シリコン層１６のエツチングを行つてもよい。
としては、シリコン層１６上に配線用のアルミニ
ウム形成後、アルミニウムの選択エツチングを行
つてから、そのアルミニウムをマスクとしてポリ
シリコン層１６のエツチングを行つてもよい。
その結果、Ｐ型領域１０，１０′とポリシリコ
ン１６とのコンタクト部では抵抗性コンタクトが
N+型のコレクタ領域１５，１５′とシリコン１６
とのコンタクト部でＰ―Ｎ接合が形成される。
ン１６とのコンタクト部では抵抗性コンタクトが
N+型のコレクタ領域１５，１５′とシリコン１６
とのコンタクト部でＰ―Ｎ接合が形成される。
第６図に第５図により得られる等価回路図を示
し、第５図と同等部分は同一符号を示す。すなわ
ちインバータトランジスタ５０はマルチコレクタ
構成であり、エミツタはシリコン基板８、ベース
はＰ型領域１０、コレクタはN+型領域１１，１
１′にそれぞれ相当する。コレクタ領域１０，１
０′はシリコン１６とのコンタクト１５，１５′を
介して、シリコン１６中のＰ―Ｎ接合ダイオード
１８，１８′を通して、引き出し電極１７，１
７′にそれぞれ接続されていることになる。トラ
ンジスタ５０のベース領域１０はベースコンタク
ト１３に接続されておりこのコンタクトがI2L回
路の入力となる。インジエクシヨン・トランジス
タ５１はラテラル構造であり、N+領域９及びＮ
領域８がベース、Ｐ領域１０がコレクタ、Ｎ領域
１０′がエミツタとなり、そのエミツタ領域１
０′はエミツタコンタクト１４に接続され、電源
（図示しない）が印加される。
し、第５図と同等部分は同一符号を示す。すなわ
ちインバータトランジスタ５０はマルチコレクタ
構成であり、エミツタはシリコン基板８、ベース
はＰ型領域１０、コレクタはN+型領域１１，１
１′にそれぞれ相当する。コレクタ領域１０，１
０′はシリコン１６とのコンタクト１５，１５′を
介して、シリコン１６中のＰ―Ｎ接合ダイオード
１８，１８′を通して、引き出し電極１７，１
７′にそれぞれ接続されていることになる。トラ
ンジスタ５０のベース領域１０はベースコンタク
ト１３に接続されておりこのコンタクトがI2L回
路の入力となる。インジエクシヨン・トランジス
タ５１はラテラル構造であり、N+領域９及びＮ
領域８がベース、Ｐ領域１０がコレクタ、Ｎ領域
１０′がエミツタとなり、そのエミツタ領域１
０′はエミツタコンタクト１４に接続され、電源
（図示しない）が印加される。
こゝで、第６図の回路において、例えば、ポリ
シリコンダイオード１８のアノード出力が次段の
I2Lインバータ回路（第６図の回路と全く同一の
回路構成とする）の入力端子１３に接続されてい
るとして、第６図の回路の特徴を説明する。今、
ベース入力に高レベルの信号が印加されたとき、
インバータトランジスタ５０は導通し飽和状態と
なる。従つて、出力端子１７（次段入力端１３）
ではＶOL＝ＶCE＋ＶPなる電圧が発生する。こゝ
でＶCE(S)はトランジスタ５０のコレクタ・エミ
ツタ間飽和電圧ＶPはポリシリコンダイオードの
順方向電圧を示す。このＶOLなる電圧は次段回路
のインバータトランジスタを遮断状態にする電圧
レベルすなわち低レベルとなる必要があるため、
ＶOL＜ＶBE（トランジスタ５０のベース・エミツ
タ間電圧）なる関係が満足されゝば充分である。
従つてポリシリコンダイオード１８のＶPは、ＶP
＜ＶBE−ＶCE(S)なる値を取ればよいことは明白
である。こゝでＶBEは約0.7V，ＶCE(S)は約0.1V
であるからＶPは0.6V以下であればよいことにな
り、これは、本発明のポリシリコンダイオードの
順方向特性を示す第４図により明らかに満足され
ていることが分かる。
シリコンダイオード１８のアノード出力が次段の
I2Lインバータ回路（第６図の回路と全く同一の
回路構成とする）の入力端子１３に接続されてい
るとして、第６図の回路の特徴を説明する。今、
ベース入力に高レベルの信号が印加されたとき、
インバータトランジスタ５０は導通し飽和状態と
なる。従つて、出力端子１７（次段入力端１３）
ではＶOL＝ＶCE＋ＶPなる電圧が発生する。こゝ
でＶCE(S)はトランジスタ５０のコレクタ・エミ
ツタ間飽和電圧ＶPはポリシリコンダイオードの
順方向電圧を示す。このＶOLなる電圧は次段回路
のインバータトランジスタを遮断状態にする電圧
レベルすなわち低レベルとなる必要があるため、
ＶOL＜ＶBE（トランジスタ５０のベース・エミツ
タ間電圧）なる関係が満足されゝば充分である。
従つてポリシリコンダイオード１８のＶPは、ＶP
＜ＶBE−ＶCE(S)なる値を取ればよいことは明白
である。こゝでＶBEは約0.7V，ＶCE(S)は約0.1V
であるからＶPは0.6V以下であればよいことにな
り、これは、本発明のポリシリコンダイオードの
順方向特性を示す第４図により明らかに満足され
ていることが分かる。
こゝで、第６図のインジエクシヨントランジス
タ５１のエミツタに加える電源電圧をＶBEとした
場合、I2L回路の高レベルはＶBEとなるから第６
図の回路の入出力伝達特性は、第７図に示す実線
で表わされ、通常のI2L回路のそれは、一点鎖線
で表わされることになる。
タ５１のエミツタに加える電源電圧をＶBEとした
場合、I2L回路の高レベルはＶBEとなるから第６
図の回路の入出力伝達特性は、第７図に示す実線
で表わされ、通常のI2L回路のそれは、一点鎖線
で表わされることになる。
第７図及び上記説明から明らかな様に、本発明
のポリシリコンダイオードを用いたI2L回路にお
いては、高レベルがＶBE、低レベルが（ＶCE(S)
＋ＶP）であるから、論理振巾はＶBE−（ＶCE(S)
＋ＶP）となり、一方通常のI2L回路ではＶBE−Ｖ
CE(S)となる。従つて、本発明により論理振巾が
ＶPだけ小さくなり上述の電力・速度積が小とな
り、回数の性能が向上することになる。
のポリシリコンダイオードを用いたI2L回路にお
いては、高レベルがＶBE、低レベルが（ＶCE(S)
＋ＶP）であるから、論理振巾はＶBE−（ＶCE(S)
＋ＶP）となり、一方通常のI2L回路ではＶBE−Ｖ
CE(S)となる。従つて、本発明により論理振巾が
ＶPだけ小さくなり上述の電力・速度積が小とな
り、回数の性能が向上することになる。
尚、上述の如く、論理振巾がＶPだけ減少する
から当然雑音余裕度も低下するが、一般にI2L回
路等のバイポーラ・トランジスタ論理回路では、
100mV以上の論理振巾があれば良いことから、 ＶBE（ＶCE(S)＋ＶP）≧100mV となり、こゝでＶBE≒700mV，ＶCE(S)≒ＯVで
あるから、ＶP≦600mVであればよいことにな
る。これは、第４図により充分満足しうる値であ
る。
から当然雑音余裕度も低下するが、一般にI2L回
路等のバイポーラ・トランジスタ論理回路では、
100mV以上の論理振巾があれば良いことから、 ＶBE（ＶCE(S)＋ＶP）≧100mV となり、こゝでＶBE≒700mV，ＶCE(S)≒ＯVで
あるから、ＶP≦600mVであればよいことにな
る。これは、第４図により充分満足しうる値であ
る。
この様に本発明のポリシリコンダイオードは、
簡単な製法により得られ、かつI2L回路に適用す
れば、電力・速度積を著しく改善することができ
る。
簡単な製法により得られ、かつI2L回路に適用す
れば、電力・速度積を著しく改善することができ
る。
第１、２図は従来のポリシリコンダイオードの
断面図、第３図は、本発明の一実施例を示す断面
図、第４図は本発明によるポリシリコンダイオー
ドと通常のシリコンダイオードの順方向特性図、
第５図は本発明のポリシリコンダイオードを用い
たI2L回路の断面図、第６図は第５図の等価回路
図、第７図は、第５図の回路の入出力伝達特性を
説明する図である。 図において３０はシリコン基板、３１はポリシ
リコン、３２はPN接合をそれぞれ示す。
断面図、第３図は、本発明の一実施例を示す断面
図、第４図は本発明によるポリシリコンダイオー
ドと通常のシリコンダイオードの順方向特性図、
第５図は本発明のポリシリコンダイオードを用い
たI2L回路の断面図、第６図は第５図の等価回路
図、第７図は、第５図の回路の入出力伝達特性を
説明する図である。 図において３０はシリコン基板、３１はポリシ
リコン、３２はPN接合をそれぞれ示す。
Claims (1)
- １ 第一導電型の単結晶半導体領域上に、この単
結晶半導体領域表面の不純物濃度より低濃度の第
二導電型の多結晶半導体膜を形成し、前記単結晶
半導体領域から前記多結晶半導体膜中に第一導電
型の不純物を拡散して多結晶半導体膜中にＰ―Ｎ
接合を形成することを特徴とする半導体装置の製
造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2359477A JPS53108776A (en) | 1977-03-04 | 1977-03-04 | Semiconductor device |
| US05/882,766 US4227203A (en) | 1977-03-04 | 1978-03-02 | Semiconductor device having a polycrystalline silicon diode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2359477A JPS53108776A (en) | 1977-03-04 | 1977-03-04 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS53108776A JPS53108776A (en) | 1978-09-21 |
| JPS6128236B2 true JPS6128236B2 (ja) | 1986-06-28 |
Family
ID=12114903
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2359477A Granted JPS53108776A (en) | 1977-03-04 | 1977-03-04 | Semiconductor device |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4227203A (ja) |
| JP (1) | JPS53108776A (ja) |
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|---|---|---|---|---|
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Family Cites Families (5)
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-
1977
- 1977-03-04 JP JP2359477A patent/JPS53108776A/ja active Granted
-
1978
- 1978-03-02 US US05/882,766 patent/US4227203A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4227203A (en) | 1980-10-07 |
| JPS53108776A (en) | 1978-09-21 |
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