JPS61283099A

JPS61283099A - メモリ検査デ−タ記録方式

Info

Publication number: JPS61283099A
Application number: JP60123744A
Authority: JP
Inventors: Takashi Motoike; 隆志本池; Akinori Noguchi; 野口　昭範
Original assignee: Hitachi Electronics Engineering Co Ltd
Current assignee: Hitachi High Tech Corp
Priority date: 1985-06-07
Filing date: 1985-06-07
Publication date: 1986-12-13

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］この発明は、メモリ検査システムにおけるメモリ検査デ
ータの記録方式に関し、さらに詳しくはメモリ検査デー
タを圧縮記録する方式に関する。

［従来の技術］メモリ検査システムにおいては、被検査メモリの異常ビ
ットを検出するために、例えば全アドレスニオール“０
”を書き込んだ後に、各アドレスの記憶内容を順次読み
出す。各アドレスの読み出しデータは、そのアドレスの
全ビット（複数ビット毎にアドレスが付けられたメモリ
の場合）が正常であれば、オール“０”になるはずであ
る。あるアドレスに異常ビット（フェイルビット）が存
在している場合、その読み出しデ７夕の対応ビットが“
１”になる。したがって、このような読み出しデータを
メモリ検査データとして記録しておけば、それからメモ
リの異常ビットを検出できる。

ただし、−ｈ記メモリ検査データは飽くまで一例に過ぎ
ず、被検査メモリの読み出しデータの論理反転データ、
書込みデータと読出しデータの比較結果データなど、要
するに被検査メモリの各アドレスの各ビットの状態を反
映したデータであればよく、システムによって様々な型
式のメモリ検査データが用いられる。

また、１ビット単位でデータを読み書きするメモリの場
合、その検査データは特定のアドレスの１ビツトの状態
を反映した１ビツトデータになる。

さて、従来のメモリ検査システムにおいては、そのよう
なメモリ検査データをそのままメモリに格納するという
方式を採用している。したがって、例えばＬＭ（メガ）
バイトのメモリの検査データの記録のために、１Ｍバイ
ト以上のメモリが必要であった。

［解決しようとする問題点コこのように、従来技術では、検査すべきメモリの検査デ
ータを記録するために同容量以上のメモリが必要であり
、システムのメモリ容量が増大するという問題があった
。とくに近年は、ＩＣメモリの大容量化が急速に進展し
ているため、この問題はますます重大になりつつある。

また、メモリの大容量化に伴い、検査時間が著しく増加
しており、その短縮のための方策を講じる必要性が高ま
ってきている。

［発明の目的コこの発明は、上記従来技術の問題点を解決するために、
メモリ検査データを圧縮して記録する方式を提供するこ
とを目的とするものである。

［問題点を解決するための手段］この目的を達成するために、この発明にあっては、被検
査メモリの検査対象アドレスを指定するアドレス信号の
特定ビットを除いたアドレス信号により、記録用メモリ
の書込みアドレスを指定し、メモリ検査データの特定論
理状態のビットのみ記録用メモリに書き込む。

［作用コ記録用メモリには、被検査メモリの複数のアドレスに対
応する検査データが論理和されて格納されることになる
ため、記録用メモリの記憶容量を被検査メモリの記憶容
量より大幅に削減できる。

また、圧縮されたメモリ検査データの解析によって、メ
モリの粗検査を高速に行うことができる。

［実施例］以Ｆ１図面を参照してこの発明の実施例につき説明する
。

第１図は、この発明の一実施例を示す概略ブロック図で
ある。この図において、２０は記録用メモリである。こ
の実施例は、１Ｍバイトのメモリの検査データ（１バイ
ト長）を記録するものであり、記録用メモリは２５８ｋ
　（キロ）バイトのメモリであり、ビット毎の書込みイ
ネーブル入力ＷＥををし、また、９ビツトのＸアドレス
入力ＸＡと９ビツトのＹアドレス入力ＹＡを有する。

メモリ検査システムの検査部（図示せず）より、８ビツ
トのメモリ検査データＴＤＯ，ＴＤ１．・・・。

ＴＤ７と、被検査メモリの検査対象アドレスを指定する
１０ピツトのＸアドレス信号ＸＡＯ，ＸＡ１、・・・、
ＸＡ９および１０ビツトのＹアドレス信号ＹＡＯ，ＹＡ
ｌ、・・・、ＹＡ９が送出される。メモリ検査データの
各ビットは、記録用メモリ２０の対応するビットの書込
みイネーブル入力ＷＥに供給される。

Ｘアドレス信号はビット選択回路２２Ｘに入力され、そ
の最上位または最下位の１ビツトを除く９ビツトが選択
されて、Ｘアドレスラッチ回路２４を介し記録用メモリ
２０のＸアドレス入力に与えられる。同様に、Ｙアドレ
ス信号はビット選択回路２２Ｙに入力され、その最上位
または最下位の１ビツトを除く９ビツトが選択されて、
Ｙアドレスラッチ２４Ｙを介し記録用メモリ２０のＹア
ドレス入力に与えられる。ビット選択回路２２Ｘ。

２２Ｙのビット選択を制御するための１ビツトの情報は
、メモリ検査システムの制御部（図示せず）から、制御
ラッチ回路２６を介してビット選択回路２２Ｘ、２２Ｙ
に供給される。

記録用メモリ２０のデータ入力（Ｄ　ｉ　ｎ）には、制
御部よりオール“１”またはオール“０”の書込みデー
タ（８ピッｌ−）がデータラッチ回路２８を介して与え
られる。

次に動作を説明する。ここでは、検査対象の１Ｍバイト
の被検査メモリにオール“０”°を書き込み、次に各ア
ドレスの記憶データを順次読み出し、それをメモリ検査
データとして記録用メモリ２０に圧縮し格納する場合に
ついて説明する。この場合、記録用メモリ２０の全アド
レスに予めオール“Ｏ”が書き込まれ、データラッチ回
路２８にオール“１”のデータが設定される。また、ビ
ット選択回路２２Ｘ、２２Ｙによって、例えばＸ、Ｙア
ドレス信号の最上位ビットを除くビットだけが選択され
るように、ラッチ回路２６に“０”が設定されていると
する。

被検査メモリのあるアドレスに異常ビットが存在し、そ
のアドレスに対応するメモリ検査データが検査部より送
出されたとする。このメモリ検査データは、メモリの異
常ビットに対応するピントだけが論理“１”であり、他
のビットは“０”である。したがって、アドレスラッチ
回路２４Ｘ。

２４Ｙを介して与えられるアドレス信号で指定される記
録用メモリ２０の特定アドレスの８ビツトの中で、メモ
リ検査データの論理“１”のビットに対応するビットに
のみ書込みデータ“１”が書き込まれ、他のビットには
書き込まれない。

他のアドレスについてのメモリ検査データについても同
様の記録動作が行われる。

ここで、被検査メモリのアドレスを指定するアドレス信
号から最上位ビットを除いた信号により、記録用メモリ
２０の書込みアドレスが指定され、また、メモリ検査デ
ータの“１゛ビツト信だけが、記録用メモリ２０に対し
てアクティブな書込みイネーブル信号として働く。した
がって、被検査メモリ上の特定の関係にある４つのアド
レスのメモリ検査データが、ビット毎に論理和されて記
録用メモリ２０の対応する特定のアドレスに格納される
ことになる。

第２図はそのような関係を模式的に示している。

この図において、３０は１Ｍバイトの被検査メモリのア
ドレス空間であり、３２は２５６にバイトの記録用メモ
リ２０のアドレス空間である。アドレス空間３０は、概
念上、４つの２５６にバイトの空間ａ、ｂ、ｃ、ｄに分
割され、各空間ａｔｂ＋ｃ、ｄ内の１つのアドレス（Ｏ
印）に対する検査データは論理和されて、アドレス空間
３２ヒの対応するアドレス（０印）に格納される。換言
すれば、アドレス空間ａｌ　　ｂｌ　　Ｃ，ｄが記録用
メモリ２０のアドレス空間３２に重ね合わされる形にな
る。

以上の説明では、ＸアドレスとＹアドレスの最上位ビッ
トを除いた信号を記録用メモリ２０の書込みアドレス指
定に用いたが、制御ラッチ回路２６に“１“を設定すれ
ば、最下位ビット除いたアドレス信号を用いて同様のメ
モリ検査データの圧縮記録を行うことができる。この場
合、検査部から出力されるＸ、Ｙアドレス信号の最下位
ビットを除いた信号で記録用メモリの書込みアドレスが
指定されるから、メモリ検査データの圧縮記録の様子は
第３２図に示すようになる。

すなわち、被検査メモリのアドレス空間３０上で隣接す
る４つのアドレス（○印）の検査データは、論理和され
て記録用メモリのアドレス空間３２上の対応する特定の
アドレス（Ｏ印）に格納される。

このようにして圧縮記録されたメモリ検査データは、そ
の後、記録用メモリ２０から読み出されて解析されたり
、外部の大容量記憶装置へ転送されたり、あるいはプリ
ントアウトされる。そのような圧縮された検査データを
解析するこきにより、４アドレスの単位でメモリ異常ビ
ットを検出できる。

この粗検査で異常が検出されない場合、または異常が検
出されて、それで検出精度が十分な場合は、検査は終了
する。

もし１アドレス単位の精密検査が必要な場合は、粗検査
で異常ビットが見つかったメモリについてだけ、粗検査
で異常が検出された各アドレスのメモリ検査データを別
々に記録して解析するか、あるいは、従来と同様な記録
方式でメモリ検査データを記録するシステムで精密解析
すればよい。

いずれにしても、粗検査の導入により、大容量メモリの
検査時間を短縮できる。

以り説明した実施例においては、被検査メモリの読出し
データをそのままメモリ検査データとして記録したが、
その反転データをメモリ検査データとしたり、書込みデ
ータと読出しデータの比較結果データをメモリ検査デー
タとして記録することも当然可能である。要するに、メ
モリ検査データは、被検査メモリの各アドレスの各ビッ
トの状態を反映したデータであればよく、その型式に拘
わらず同様な圧縮記録が可能である。

また、メモリ検査データの論理“０”のビットを記録用
メモリに書き込むように変更し得ることも勿論である。

さらに、アドレス信号の最上位または最下位の１ピント
を除去して記録用メモリのアドレス信号としたが、それ
以外の特定の１ビツトまたは複数ビットを除去すること
も可能である。

また、前記実施例におけるアドレス信号はＸ。

Ｘアドレス信号からなる２次元アドレス信号であったが
、１次元アドレス信号の場合にもこの発明を同様に適用
できることは当然である。

さらに付言すれば、以上の説明では、バイト単位でデー
タを読み書きするメモリの検査を想定していたが、ビッ
ト単位で読み書きするメモリの場合にも１．この発明は
同様に適用できる。例えば、前記実施例において、ビッ
ト単位で読み書きするタイプの８つの１Ｍビットメモリ
を、同一アドレスに関して同時に読み出し、それらの読
み出しデータを並列にして前記検査データとして記録す
ることができる。この場合、記録用メモリのあるアドレ
スの各ビットの記憶内容は、対応する１つの被検査メモ
リの特定の４アドレスのメモリビットの状態を反映する
ことになる。

［発明の効果コ以上説明したように、この発明によれば、被検査メモリ
の検査対象アドレスを指定するアドレス信号の特定ビッ
トを除いたイス号により、記録用メモリの書込みアドレ
スを指定し、メモリ検査データの特定論理状態のビット
のみ記録用メモリに書き込むから、被検査メモリよりも
記録用メモリの記憶容量を大幅に削減でき、メモリ検査
システムのメモリコストを低減できるとともに、圧縮さ
れた記録データの解析によりメモリの粗検査を行い、大
官はメモリの検査時間の短縮を図ることができる、など
の効果を達成できる。

【図面の簡単な説明】

第１図はこの発明の一実施例を説明するための概略ブロ
ック図、第２図はアドレス信号の最上位ビットを除いた
信号で記録用メモリの書込みアドレスを指定する場合に
おけるメモリ検査データの圧縮記録の様子を示す概念図
、第３図はアドレス信号の最下位ビットを除いた信号で
記録用メモリの書込みアドレスを指定した場合における
メモリ検査データの圧縮記録の様子を示す概念図である
。２０・・・記録用メモリ、２２Ｘ、２２Ｙ・・・ビット
選択回路、２４Ｘ・・・Ｘアドレスラッチ回路、２４Ｙ
・・・Ｙアドレスラッチ回路、２６・・・制御ラッチ回
路、２８・・・データラッチ回路、ＴＤＯ〜ＴＤ７・・
・メモリ検査データ、ＸＡＯ〜ＸＡ９・・・Ｘアドレス
信号、ＹＡＯ〜ＹＡ９・・・Ｘアドレス信号。

Claims

【特許請求の範囲】

（１）メモリ検査システムにおいてメモリ検査データを
記録用メモリに格納するメモリ検査データ記録方式であ
って、被検査メモリの検査対象アドレスを指定するアド
レス信号の特定ビットを除いた信号により、記録用メモ
リの書込みアドレスを指定し、メモリ検査データの特定
論理状態のビットのみ記録用メモリに書き込むことを特
徴とするメモリ検査データ記録方式。
（２）前記特定ビットは最上位ビットであることを特徴
とする特許請求の範囲第１項記載のメモリ検査データ記
録方式。
（３）前記特定ビットは最下位ビットであることを特徴
とする特許請求の範囲第１項記載のメモリ検査データ記
録方式。
（４）前記アドレス信号はＸアドレス信号とＹアドレス
信号とからなる２次元アドレス信号であることを特徴と
する特許請求の範囲第２項または第３項記載のメモリ検
査データ記録方式。
（５）メモリ検査データの各ビットは記録用メモリにビ
ット対応の書込みイネーブル信号として入力されること
を特徴とする特許請求の範囲第１項記載のメモリ検査デ
ータ記録方式。