JPS63253600A - メモリ・セルの欠陥検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はメモリ・セルの欠陥検出回路、特に書込みと読
出しが独立にできる２つのポートを有するメモリ回路（
−最にデュアルポート・メモリと云う）におけるメモリ
・セルの欠陥検出回路に関する。

〔従来の技術〕

従来、この種のメモリ・セルの欠陥検出回路は、１つの
アドレスの複数のメモリ・セルに対してそれぞれ任意の
値を書込むことを全アドレスに対して行ない、その後１
アドレスことに全アドレスに亘って読み出し、書き込ん
だ値と読み出した値とが一致するかを比較するように構
成されている。

〔発明が解決しようとする問題点〕

しかし、上述した従来のメモリ・セルの欠陥検出回路は
、全アドレスに亘って書き込みを行ない、その後に全ア
ドレスに亘ってメモリ・セルの内容を読み出すというシ
リアルな動作によってテストを行なっているので、長時
間を要し、特に、大きな記憶容量をもっているメモリの
製品検査において、不良セルのないことを判定するため
に莫大なテスト時間がかかるので製品のコストを上昇さ
せると云う問題点を有している。

本発明の目的は、デュアルポート・メモリにおいて書込
みを行ないつつ、別のアドレスの読出しを行なうことに
よりテスト時間を半減できるメモリ・セルの欠陥検出回
路を提供することにある。

〔問題点を解決するための手段〕

本発明のメモリ・セルの欠陥検出回路は、データの書込
みを行なう第１のポートと、このポートとは独立に読出
しを行なう第２のポートとを有するメモリ・セルをアレ
イ状に配列したメモリ回路の試験回路において、ライト
・アクセスしているアドレス情報を保持する第１のラッ
チ回路と、第１のラッチ回路のアドレス情報を受けてリ
ード・アクセクする第２のラッチ回路と、ライト・アク
セス中に前記第１のラッチ回路にラッチ信号を送出し、
次のライト・アクセス中に前記第２のラッチ回路にラッ
チ信号を送出するタイミング回路とを有して構成される
。

〔実施例〕 次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明′の一実施例のブロック図で、メモリ回
路１と第１のデコーダ２と第２のデコーダ５と第１のラ
ッチ回路３と第２のラッチ回路４とタイミング回路６と
により構成されている。なおメモリ回路１は第１のデコ
ーダ２によって指定されたアドレス上のメモリ・セルに
データを書込むための第１のポート７、および第２のデ
コーダ５によって指定されたアドレス上のメモリ・セル
から第１のポート７とは独立してデータを読出すことの
できる第２のポート８を有している。

第２図は第１のラッチ回路３および第２のラッチ回路４
のそれぞれに対するラッチ信号１２および１３の発生の
タイミング図である。

次に、本発明のメモリ・セルの欠陥検出回路の動作を述
べると、まず、メモリ回路１に対して書き込みを行なう
、この書込みはライト・アクセスのアドレス情報９が第
１のデコーダ２に与えられてアドレスに対応する複数の
メモリ・セルが選ばれ、データバス１４に指定された任
意の値が第１のポート７から与えられることにより行わ
れる。

一方、この書き込み期間中に、タイミング回路６から第
２図に示すラッチ信号１２が第１のラッチ回路３に与え
られ、その時のアドレス情報が第１のラッチ回路３にラ
ッチされる。続けて、メモリ回路１に対して書き込みを
行うと、前回と同様に、新しいライト・アクセスのアド
レス情報９が第１のデコーダ２に与えられて、新しいア
ドレスに対応するメモリ・セルが選ばれ、データバス１
４に指定された任意の値が前回と同様に第１のポート７
から与えられることにより行われる。その書き込み期間
中に、タイミング回路６から第２図に示すラッチ信号１
３が第２のラッチ回路４に対し与えられ、前の第１のラ
ッチ回路３にラッチされたアドレス情報が第２のラッチ
回路４にラッチされる。このラッチと同時にそのアドレ
ス情報をもとに第２のデコーダ５により前回に書き込ん
だアドレスのメモリ・セルを選び、書き込まれた値を第
２のポートからデータ出力１５を介して読み出す。さら
に第１のラッチ回路３ではラッチ信号１３によるラッチ
後、第２図に示すラッチ信号１２が与えられ、その時の
ライト・アクセスのアドレス情報９を新しくラッチする
。

このように、第１のポート７側から全アドレスのメモリ
・セルに対して連続的に書込みを行ない、一方ではポー
ト８側から１アクセス・サイクル遅れて前回書き込んだ
セルの内容を順次読出すことができ、書き込んだ値と読
み出した値とを比較することにより欠陥を検出すること
ができる。

そこで、実質上、テスト・サイクル数がほぼ半分になり
、試験時間が短縮できる。

第３図は第１図の実施例に書込んだデータと読出したデ
ータとの比較回路を付加した場合のブロック図で、図中
１点鎖線で囲まれた部分は第１図と同じであるが、デー
タバス１４の値をラッチするデータ用第１のラッチ回路
１７とデータ用第２のラッチ回路１８とコンパレータ１
９とが追加され、第１図のタイミング回路６にデータ用
第１および第２のラッチ回路１７および１８をラッチす
るラッチ信号２０および２１を有するタイミング図１ｉ
１８１６が設けられている。

第３図の動作について述べると、第１のポート７から書
込む任意の値をデータ用第１のラッチ回路１７でラッチ
し、次のライト・サイクルでこのデータをデータ用第２
のラッチ回路１８でラッチし、その後、新しい値をデー
タ用第１のラッチ回路１７でラッチするように、ラッチ
信号２０および２１を発生している。そこで第２のラッ
チ回路１８の出力２３と第２のポートからのデータ出力
１５とをコンパレータ１９にかけることによって直ちに
欠陥検出結果が得られる。

〔発明の効果〕

以上説明したように本発明は、データの書込みと読み出
しとを行なう第１のポート側で、連続に書込みを行う動
作と、１アクセス・サイクル遅れてその値を連続して読
取る第２のポート側での動作とを同時に行うことにより
、従来のテスト・サイクル数がほぼ半分となり、試験時
間を約半分に短縮できる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図はラッ
チ信号のタイミング図、第３図は第１に比較回路を付加
したブロック図である。 １・・・メモリ回路、２・・・第１のデコーダ、３・・
・第１のラッチ回路、４・・・第２のラッチ回路、５・
・・第２のデコーダ、６，１６・・・タイミング回路、
７・・・第１のポート、８・・・第２のポート、１７・
・・データ用第１のラッチ回路、１８・・・データ用第
２のラッチ回路、１９・・・コンパレータ。

Claims (1)

【特許請求の範囲】
1. 　データの書込みを行なう第１のポートと、このポート
   とは独立に読出しを行なう第２のポートとを有するメモ
   リ・セルをアレイ状に配列したメモリ回路の試験回路に
   おいて、ライト・アクセスしているアドレス情報を保持
   する第１のラッチ回路と、第１のラッチ回路のアドレス
   情報を受けてリード・アクセクする第２のラッチ回路と
   、ライト・アクセス中に前記第１のラッチ回路にラッチ
   信号を送出し、次のライト・アクセス中に前記第２のラ
   ッチ回路にラッチ信号を送出するタイミング回路とを有
   することを特徴とするメモリ・セルの欠陥検出回路。