JPS61283245A - 同期検出装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はデータ通信におけるワード同期を検出する同
期検出装置に関するものである。

〔従来の技術〕

ｗｃ２図は例えばＥＢＵ　Ｔｅｃｈｎｉｃａｌ　Ｃｅｎ
ｔｒｅ　−Ｔｅｃｈ。

３２４４−Ｅ　に示された従来の同期検出装−を示すブ
ロック図であり、図において（１）は入力端子、（２）
は出力端子、（３）はシフトレジスタ、（４）は割シ算
装置、（５）はパターン検出装置、（６）はクロッ・り
発生装置である。

次に動作について説明する。

ワード同期は、ビットシリアルの形で連続して入力する
データの連続するｎビットの先に入力したビットを上位
桁とする２進法による数値をある数値（ある生成多項式
Ｇ（ｘｌで表される数値）で割って発生した剰余が所定
のパターンと一致することによって検出される。

入力端子（１）に連続して入力されるデータは、シフト
レジスタ（３）に１ビットずつシフトされながら記憶さ
れる。

ｘｎ　で示される１ビットのデータが入力されるごとに
、シフトレジスタ（３）に記憶されている連続するｎビ
ットのデータ、Ｘｌ　、　Ｘ２　・・・ｘｎ　（左方を
上位桁とする。ＭＳＢはｘｌ）が割り算装置（４）に読
み込まれ、所定の数値による割り算が行われる。

割シ算の結果の剰余がパターン検出回路（５）によって
判別され、同期が検出される。

データの次の１ビット、ｘｎ＋□　が入力されると、上
記と同様の動作が、連続するｎビットのデータ、Ｘ２　
、　Ｘ３　ｅ　”’　ｅ　”ｎ＋１　（ｘ２がＭＳＢ　
）に対して行われる。

クロック発生装置（６）は、割シ算装置（４）へのデー
タ入力、及び割シ算の実行の友めのクロックを発生する
。第２図に示す例ではシフトレジスタ（３）からシフト
アウトされるビットが順次割り算装置に入力されＧ（ｘ
）による割り算が１１１次行われる。

〔発明が解決しようとする問題点〕

従来の同期検出装置は以上のように構成されているので
、データが１ビット入力されるごとに、割り算を実行し
なければならず、したがって、高速動作が要求されると
いう問題があった。

この発明は上記のような問題点を解消するためになされ
たもので、最初に剰余が算出されると、以降は割夛算を
行うことなく簡単な計算で剰余が算出される同期検出回
路を提供することを目的とする。

〔問題点を解決するための手段〕

この発明に係る同期検出回路は、減算器とシフトレジス
タを備え、入力データを記憶するシフトレジスタの１ビ
ットシフトする前のｎビットに対する剰余から該ｎビッ
トの最大桁以外の全ての桁ｔ−０とする数値を所定の数
値で割って発生する一ｊ余を減じ、そのデータを１ビッ
トずつ上位桁ヘシフトしたのちに最後に入力したビット
を最下位ビットとして加えて剰余を算出するようにした
ものである。

〔作用〕

最初の連続するｎビットに対する剰余が割り算装置で求
められると、それ以降の連続するｎビットに対する剰余
を簡単な計算で算出することとなり、毎回割り算を行う
場合に比べ高速性を必要としない。

〔発明の実施例〕

以下、この発明の一実施例を図について説明する。第１
図はこの発明の一実施例を示すブロック図であり、図に
おいてｆｉ＋　、　１２１　、　＋５１　、１６１は第
２図の同一符号と同一または相当する部分を示し、（７
）はシフトレジスタ、＋８）　、　＋９１はレジスタ、
（１０）はセレクタ、（ｉｉ）は減算器である。

データの連続するｎビット、Ｘｉ、　、　Ｘｉ＋□、・
・・・−・・”ｉ＋ｎ−１（左方を上位桁とする）の２
進法による数値（多項式Ｆｉ　（Ｘ）で表す）を所定の
数値（生成多項式ＧＯｏで表す）で割った剰余をＲｉ（
り、連続するｎビット、Ｘ、　　、Ｘ−、・・・・・、
Ｘ、１＋ｌ　　　　　ｌ＋２　　　　　　　　１＋ｎ（
左方を上位桁とする）の２進法による数値（多項式Ｆ、
　　［Ｘｌで表す）を上記所定の数値（生成多１＋１ 環式Ｇ（Ｘｉで表す）で割った剰余をＲｉヤ１（Ｘ）、
連続するｎビットで最上位のビットが「１」でそれ以外
のビットが「０」である１００・・・Ｏの２進法による
数値（多項式Ｆ（Ｘ）で表す）ｔ−上記所定の数値（生
成多項式Ｇ（Ｘ）で表す）で割った剰余ｔｐ閃とする。

Ｆｔ＋ｘ（Ｘ）　−２（Ｆｆ（Ｘ）−Ｆ（Ｘ））”Ｘｉ
＋ｎ”・（１−１）であるから Ｒｉ　＋１（Ｘ）＝　２（Ｒｉ　（Ｘ）−Ｐ（Ｘ））”
　Ｘｉ＋ユ・・・（２−ｉ）となる。

但し、剰余がＧ（Ｘｌよシ大きくなることはないから式
（２）の演算はｍｏｄＧＤｏの演算となる。すなわち、
Ｒｉ　（Ｘ）　−Ｐ（Ｘ）を算出した後、これを右方へ
（上位桁へ）１ビットシフトしくＲ，（Ｘ）−Ｐ（Ｘ）
の最高位ビットはシフトアウトされる）、最低位のビッ
トとしてｘ−ｆ入力する。Ｇ（ＸＩが定まればＰ（ＸＩ
の１＋ｎ 値は一定であるから、このＰ（Ｘ）の値をＰ閃しジスタ
（８）に記憶しておく。初期状態においてシフトレジス
タ（７）がリセットされその内容が０であれば、初期状
態におけるＰＩ（Ｘ）　＝　Ｆ−ｎ（Ｘ）　＝　ｏであ
る。

Ｆ（Ｘ）＝０をＧ　（Ｘ）で割シ算した剰余Ｒ−ｎ（Ｘ
）はｎ 容易に求められる。このＲ−ｎｏＯの値をレジスタＲ−
ｎ００１９１に記憶する。初期状態においてだけセレク
タ（１０）　ｔ′ｉレジスタＲ−ｎ００＋９１の内容を
減算器（１１）に出力し、それ以外はシフトレジスタ（
７）の内容を減算器（１１）に出力する。減算器ではＲ
−ｎ（Ｘ）−Ｐ（Ｘｉの演算を行い演算結果をシフトレ
ジスタ（７）に入力した後で、シフトレジスタ１７）ヲ
右へ（上位桁へ）１ビットシフトすると、２（Ｒ−ｎ（
Ｘｉ−Ｐ（Ｘｌ）が得られる。その状態でシフトレジス
タ（７）の最下位のビットへデータの最初のビットＸ□
が入力されると、シフトレジスタ（７）の内容は２（Ｌ
ｎＤＯ−ＰＯＯ）　＋　Ｘｌとなり、これはＲ−Ｈ＋ｘ
（Ｘ）である。　このようにして、シフトレジスタ（７
）の最低位のビット位置に最初のｎビットの入力が終る
と−Ｆ１００＝ｘ、・ｘ２伊Ｘ３　ｔ・・・Ｘｎが入力
したことになシ、 Ｒ□■＝　２　（Ｒｏ（、ＩＯ−Ｐ　ＣＸ）　）　＋−
・・・（２−リ　が算出できる。ＲＩＣＸ）以後の剰余
はパターン検出装［５１によって特定のパターンと比較
される。

以上のようにして、割り算を行うことなく式（２−ｉ　
）の演算によりＲｉ（Ｘ）からＲ，＋１（Ｘ）を得るこ
とができる。

但し、連続して入力するデータの最初の論理「１」の１
ビットの検出が困難な場合は、第１図に示す回路の外に
ビットＸ・から”ｉ＋ｎ−１のｎビットを入力するシフ
トレジスタと、このシフトレジスタの内容をＧＯｏで割
シ算する割シ算回路を設け、１回だけ割シ算を行ってＲ
ｉ（Ｘ）を算出しなければならぬ。

以上を要約して言えば、入力端子（１）に連続して入力
されるデータの最初のｎビットのデータに対する剰余Ｒ
１（Ｘ）　　以後発生し次剰余がパターン検出回路（５
）によって判別される。このときの剰余は、また、減算
器（１１）に入力されてその演算結果がシフトレジスタ
（７）に入力され、以降、１ピツト入力するごとに、そ
のときシフトレジスタ（７）に記憶されているｎビット
に対する剰余が算出されてパターン検出回路（５）によ
り判別される。

〔発明の効果〕

以上のように、この発明によれば、最初のｎビットに対
する剰余が求められると、その以降のｎビットに対する
剰余は、減算器とシフトレジスタによる簡単な計算によ
って算出されるので、従来の装置に比べ、高速動作が要
求されないという効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すブロック図、第２図
は従来の同期検出装置を示すブロック図である。 図において］υは入力端子、（２）は出力端子、（５）
はパターン検出回路、（６）はクロック発生装置、（７
）はシフトレジスタ、＋８１　、　＋９１ｔｔそれぞれ
レジスタ、（１１）は減算器である。 なお図中同一符号は同一または相当する部分を示す。

Claims (1)

1. 【特許請求の範囲】 ビットシリアルの形で連続して入力するデータの連続す
   るｎビットの先に入力したビットを上位桁とする２進法
   による数値を所定の数値で割って発生する剰余によって
   ワード同期を検出する同期検出装置において、 上記ｎビットの最上位のビットが論理「１」であり、其
   他のビットが論理「０」である数値を上記所定の数値で
   割って発生する剰余が格納されるレジスタ、 数値０を上記所定の数値で割って発生する剰余が初期値
   として入力されるシフトレジスタと、このシフトレジス
   タの内容から上記レジスタの内容を減算しこの減算結果
   の数値を上記シフトレジスタに設定する減算器と、 ビットシリアルの形で連続して入力するデータの１ビッ
   トが到来するごとに、上記減算器により上記シフトレジ
   スタに新に設定された数値を上位桁に１ビットシフトし
   、上記到来した１ビットを上記シフトレジスタの最下位
   ビットとして入力し、このようにして更新されたシフト
   レジスタの内容を、パターン検出装置に設定された特定
   のパターンと比較する手段とを備えたことを特徴とする
   同期検出装置。