JPS61284879A - 外部記憶装置制御回路 - Google Patents
外部記憶装置制御回路Info
- Publication number
- JPS61284879A JPS61284879A JP12588985A JP12588985A JPS61284879A JP S61284879 A JPS61284879 A JP S61284879A JP 12588985 A JP12588985 A JP 12588985A JP 12588985 A JP12588985 A JP 12588985A JP S61284879 A JPS61284879 A JP S61284879A
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- Japan
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- track
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- Pending
Links
- 230000005284 excitation Effects 0.000 claims 1
- 208000017227 ADan amyloidosis Diseases 0.000 description 5
- 201000000194 ITM2B-related cerebral amyloid angiopathy 2 Diseases 0.000 description 5
- 238000001514 detection method Methods 0.000 description 3
- 238000010276 construction Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 101000609457 Trichosanthes kirilowii Trypsin inhibitor 1 Proteins 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Moving Of Head For Track Selection And Changing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、倍トラック（９６ＴＰ工）のＦＤＤを、単ト
ラック（４９ＴＰ工）としても使用できるようにするた
めの、電子制御回路に関するものである。
ラック（４９ＴＰ工）としても使用できるようにするた
めの、電子制御回路に関するものである。
現在、７０ツビーデイスクドライブ（以下、７ＤＤと略
すが、例えば、５．２５インチのものがある。）は、そ
の記録密度により、いくつかの種類があり、異なる記録
密度のＩＦＤＤ間には、何の互換性もない。この主な原
因は、ヘッド位置決め用のステップモータの制御を、そ
れぞれの記録密度に合わせ、専用化してしまりているた
めである。
すが、例えば、５．２５インチのものがある。）は、そ
の記録密度により、いくつかの種類があり、異なる記録
密度のＩＦＤＤ間には、何の互換性もない。この主な原
因は、ヘッド位置決め用のステップモータの制御を、そ
れぞれの記録密度に合わせ、専用化してしまりているた
めである。
そのために、記録トラック密度の巣なるＦＤＤ間では、
扱える７Ｄメデイアに、何の互換性もないという欠点が
あった。
扱える７Ｄメデイアに、何の互換性もないという欠点が
あった。
本発明は、この欠点を解決したもので、その目的は、倍
トラック（例えば９６ＴＰ工のものがある）ＩＦＤＤの
、ヘッド位置決め用ステップモータを１制御し１倍トラ
ック（例えば９６ＴＰ工のものがある。）ｈＤメディア
はもちろん、単トラック（例えば４８’ｒＰ工のものが
ある）ＦＤメディアも、扱えるようにすることにある。
トラック（例えば９６ＴＰ工のものがある）ＩＦＤＤの
、ヘッド位置決め用ステップモータを１制御し１倍トラ
ック（例えば９６ＴＰ工のものがある。）ｈＤメディア
はもちろん、単トラック（例えば４８’ｒＰ工のものが
ある）ＦＤメディアも、扱えるようにすることにある。
この発明の、一実施例の、第５図について、説明する。
中央処理装置（以下、ＣＰＵと略す。）１は、ＩＦＤＤ
制御装置（以下、１ＦＤＤＣと略す。
制御装置（以下、１ＦＤＤＣと略す。
）２に命令を与えたり、］ＦＤＤ９の状態情報を読み取
ったりする。ＩＦＤＤＯ２は、０ＰＵ１の指示に従って
、ゲートアレー４に、制御信号を送る。
ったりする。ＩＦＤＤＯ２は、０ＰＵ１の指示に従って
、ゲートアレー４に、制御信号を送る。
ただし、この中には、通常、倍トラックと、単トラック
を区別する制御信号は、含まれていないため、入出力ボ
ート３を、用いてその信号を作り出す。
を区別する制御信号は、含まれていないため、入出力ボ
ート３を、用いてその信号を作り出す。
５のヘッド回路は、リード時のアンプ回路とかライト時
の電流制御回路等から成っている。
の電流制御回路等から成っている。
６のセンサー回路は、トラック０検出、あるいは、イン
デックス検出、ライトプロテクト検出等のセンサー出力
を取り込み、、ＴＴＩＩレベルに変換するものである。
デックス検出、ライトプロテクト検出等のセンサー出力
を取り込み、、ＴＴＩＩレベルに変換するものである。
７の主軸モータ回路は、主軸モータの回転を一定に保つ
ためのものである。倍トラック・モードにするためには
、ＣＰＵ１が、入出力ボート３に１１ｍを書きそれを、
ゲートアレー４に伝える。
ためのものである。倍トラック・モードにするためには
、ＣＰＵ１が、入出力ボート３に１１ｍを書きそれを、
ゲートアレー４に伝える。
ゲートアレー４は、倍トラック・モード時は、？ＤＤＯ
２より送られてくる信号の１つである、ステップ信号の
、１発に対し、ステップモータ・ドライブ回路（以下、
５ＴＩＩ！回路と略す）８に送る、相信号φ１〜φ４を
、１回だけ切り換える。ＳＴＰ回路８は’！！ＤＤ９メ
カ体の、ステップモータに、つながっており、これを回
転させ、ヘッドを移動させる。φ１〜φ４を、１回だけ
切り変えることは、ヘッドが、倍トラック・モードの、
１トラック分だけ移動することに相当する。この動作を
タイミングチャートにしたのが、第１図である。Ｓ′Ｉ
′Ｐ信号とＤＩＲ信号は］ＦＤＤＯ２より、ゲートアレ
ー４に与えられ°る信号で、ＶＴＲ信号は、入出力ボー
ト３から、ゲートアレー４に伝えられる信号である。ゲ
ートアレー４は、この５つの信号により、φ１〜φ４と
いう相信号を発生し、ステップモータ・ドライブ回路に
出力する。
２より送られてくる信号の１つである、ステップ信号の
、１発に対し、ステップモータ・ドライブ回路（以下、
５ＴＩＩ！回路と略す）８に送る、相信号φ１〜φ４を
、１回だけ切り換える。ＳＴＰ回路８は’！！ＤＤ９メ
カ体の、ステップモータに、つながっており、これを回
転させ、ヘッドを移動させる。φ１〜φ４を、１回だけ
切り変えることは、ヘッドが、倍トラック・モードの、
１トラック分だけ移動することに相当する。この動作を
タイミングチャートにしたのが、第１図である。Ｓ′Ｉ
′Ｐ信号とＤＩＲ信号は］ＦＤＤＯ２より、ゲートアレ
ー４に与えられ°る信号で、ＶＴＲ信号は、入出力ボー
ト３から、ゲートアレー４に伝えられる信号である。ゲ
ートアレー４は、この５つの信号により、φ１〜φ４と
いう相信号を発生し、ステップモータ・ドライブ回路に
出力する。
ＣＰＵ １が、入出力ボート３に１０”を書き込んだ時
は、ゲートアレー４は、単トラックモードの、相信号φ
１〜φ４を発生させる。単トラック・モード時のゲート
アレー４は、ＦＤＤＯ２からの信号ｉ９’ｌ’？１発に
対し、φ１〜φ４を２回切り変える。これによる、ヘッ
ドの移動が単トラック・モートの、１トラック分に相当
する。これを、タイミングチャートにしたものが、第２
図である。
は、ゲートアレー４は、単トラックモードの、相信号φ
１〜φ４を発生させる。単トラック・モード時のゲート
アレー４は、ＦＤＤＯ２からの信号ｉ９’ｌ’？１発に
対し、φ１〜φ４を２回切り変える。これによる、ヘッ
ドの移動が単トラック・モートの、１トラック分に相当
する。これを、タイミングチャートにしたものが、第２
図である。
同様にして、ステップモータを逆回転させた時の、倍ト
ラックモード時のタイミングチャートが第３図で、単ト
ラックモード時のものが、第４図である。
ラックモード時のタイミングチャートが第３図で、単ト
ラックモード時のものが、第４図である。
以上のように、？ＤＤ制御装置２からの信号の他に、倍
トラック／単トラック・モードの選択を行なえるような
信号を、入出力ボート３から作り出し、それによって、
ゲートアレー４から発生するφ１〜φ４の相信号を、倍
トラック又は、単トラック・モードに使い分けることが
出来る。そして、第６図が、ゲートアレ−４内部の回路
例である。
トラック／単トラック・モードの選択を行なえるような
信号を、入出力ボート３から作り出し、それによって、
ゲートアレー４から発生するφ１〜φ４の相信号を、倍
トラック又は、単トラック・モードに使い分けることが
出来る。そして、第６図が、ゲートアレ−４内部の回路
例である。
第６図において、ＰＧｌは、Ｓ’ｌ’Ｐパルス１発ニ対
し、１発のパルスを発生するパルスジェネレータであり
、ＢＴＰのパルスレートと、ＰＧｌの出力のパルスレー
トは同じである。ＰＯ２は、ＳＴＰパルス１発に対し、
２発のパルスを発生するもので、ＰＯ２の出力のパルス
レートは３ＴＰのそれの半分となっている。両方のパル
スは、ＶＴＲで選択される。２ケの７リツプ・プロップ
７１Ｐ１とＦＩＦ２は、上記のパルスにより相を発生さ
せるための、シフトレジスタを形作っている。ただし、
ＩＰ′！！１とＩＰ７２の間には、いくつかのゲートが
置かれ、ＤＩＲによって、信号のシフト方向を選択でき
るようにしである。
し、１発のパルスを発生するパルスジェネレータであり
、ＢＴＰのパルスレートと、ＰＧｌの出力のパルスレー
トは同じである。ＰＯ２は、ＳＴＰパルス１発に対し、
２発のパルスを発生するもので、ＰＯ２の出力のパルス
レートは３ＴＰのそれの半分となっている。両方のパル
スは、ＶＴＲで選択される。２ケの７リツプ・プロップ
７１Ｐ１とＦＩＦ２は、上記のパルスにより相を発生さ
せるための、シフトレジスタを形作っている。ただし、
ＩＰ′！！１とＩＰ７２の間には、いくつかのゲートが
置かれ、ＤＩＲによって、信号のシフト方向を選択でき
るようにしである。
以上説明したように、ＩＦＤＩ）の制御信号に、倍トラ
ックと、単トラックの選択信号を加えることにより、倍
トラック専用であったＦＤＤメカ体は１ヘツドが単トラ
ック用に移動することができ、今まで、単トラックで記
録されたメディアが倍トラックのＦＤＤでは読めない、
又、倍トラック７ＤＤでは、単トラックのメディアが記
録できないという問題を解決した。つまり、倍トラック
用の、メカ体であれば、倍トラックとしてはもちろん、
単トラックのＦＤＤとしても使用できるようになるとい
う、利点がある。
ックと、単トラックの選択信号を加えることにより、倍
トラック専用であったＦＤＤメカ体は１ヘツドが単トラ
ック用に移動することができ、今まで、単トラックで記
録されたメディアが倍トラックのＦＤＤでは読めない、
又、倍トラック７ＤＤでは、単トラックのメディアが記
録できないという問題を解決した。つまり、倍トラック
用の、メカ体であれば、倍トラックとしてはもちろん、
単トラックのＦＤＤとしても使用できるようになるとい
う、利点がある。
第１図は、倍トラック・モード時の、ステップモータ正
回転時の、第２図は、単トラック・モード時の、正回転
時の、そして、第３１１！！Ｉは、倍トラック・モード
時の逆回転時の、第４図は、単トラック・モード時の逆
回転時のそれぞれタイミングチャート例である。 第５図は、本発明の実施例におけるブロック図である。 第６図は、ゲートアレ−４内部の［＋１５例である。 １・・・・・・中央処理装置 ２・・・・・・ＩＦＤＤ制御装置 ３・・・・・・入出力ボート ４・・・・・・ゲートアレー ５・・・・・・ヘッド回路 ６・・・・・・センサー回路 ７・・・・・・主軸モータ回路 ８・・・・・・ステップモータ・ドライブ回路９・・・
・・・？ＤＤメカ体 以 上
回転時の、第２図は、単トラック・モード時の、正回転
時の、そして、第３１１！！Ｉは、倍トラック・モード
時の逆回転時の、第４図は、単トラック・モード時の逆
回転時のそれぞれタイミングチャート例である。 第５図は、本発明の実施例におけるブロック図である。 第６図は、ゲートアレ−４内部の［＋１５例である。 １・・・・・・中央処理装置 ２・・・・・・ＩＦＤＤ制御装置 ３・・・・・・入出力ボート ４・・・・・・ゲートアレー ５・・・・・・ヘッド回路 ６・・・・・・センサー回路 ７・・・・・・主軸モータ回路 ８・・・・・・ステップモータ・ドライブ回路９・・・
・・・？ＤＤメカ体 以 上
Claims (1)
- 倍トラックの外部記憶装置と単トラックの外部記憶装置
の切り換え指示を認識する回路と、該回路よりの指示に
応じてパルスの時間間隔を切り換えるパルス発生回路と
、該パルス発生回路よりのパルスによって励磁相を切り
換えて前記外部記憶装置のヘッド駆動回路を制御する回
路とからなることを特徴とする外部記憶装置制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12588985A JPS61284879A (ja) | 1985-06-10 | 1985-06-10 | 外部記憶装置制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12588985A JPS61284879A (ja) | 1985-06-10 | 1985-06-10 | 外部記憶装置制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61284879A true JPS61284879A (ja) | 1986-12-15 |
Family
ID=14921424
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12588985A Pending JPS61284879A (ja) | 1985-06-10 | 1985-06-10 | 外部記憶装置制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61284879A (ja) |
-
1985
- 1985-06-10 JP JP12588985A patent/JPS61284879A/ja active Pending
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