JPS61284892A - 記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野１ 本発明は、アドレス情報を多重化してアドレス指定する
記憶装置の改良に関する。

［従来の技ＩＪｆ　］ ダイナミックメモリは、その入力ピンの数を減らすため
に、アドレス情報を多重化して入力するようにしている
。

アドレス情報の多重化とは、たとえば、１６ビツトのア
ドレス情報を必要とするときに、アドレスを２つに分け
て、上位８ビツト（以下「ローアドレス」、という）と
、下位８ビツト　（以下ｒカラムアドレス」という）と
の順で与えることである。

また、アドレス情報を多重化するには、記憶素子の外部
でタイミング信号を発生させ、このタイミング信号と同
期してアドレス情報を切換え供給する必要がある。この
場合、各回路素子の遅れ時間の最大と最小とを考慮して
タイミング設計をする必要がある。

第５図は、ダイナミックメモリの従来例を示すブロック
図である。

１６ビツトのアドレスは、セレクタ１７によって、ロー
アドレス（ＭＡ８〜ＭＡ　ｌ　５）とカラムアドレス（
ＭＡ　Ｏ〜ＭＡ７）とに分割される。この分割されたア
ドレスは、ＤＲＡＭ（ダイナミックＲＡＭ）ｔｏに送ら
れる。なお、アドレス切換信号に応じて、セレクタ１７
の出力アドレスが異なる。

ここで、カラムアドレスバッファ１３は、ホールドタイ
プ（セットアツプタイムは短くてもよいが、ホールドタ
イムとして長い時間を必要とするタイプ）を使用し、ロ
ーアドレスバッファ１１は、高速のホールドタイプ（セ
ットアツプタイムとホールドタイムとの双方が短くてよ
いタイプ）を使用し、システムとしての高速化の工夫が
成されている。

また、上記ＤＲＡＭＩＯ内のタイミングは、タイミング
ジェネレータ１６が制御している。

第６図は、上記従来例におけるタイミングジェネレータ
１６の一部を−°例として示すブロック図である。

前縁微分回路１６ａがローアドレスストローブ信号の前
縁を微分することによってローアドレスパルスを作り、
このローアドレスパルスに基づいて、ローアドレスバッ
ファ１１がローアドレスを取込む、また、後縁微分回路
ｔａｂがカラムアドレスストローブ信号の後縁を微分す
ることによってカラムアドレスパルスを作り、この方ラ
ムアドレスパルスに基づいて、カラムアドレスバッファ
１３がカラムアドレスを取込む。

第７図は、上記従来例の動作を示すタイミング図である
。

メモリサイクルの開始時に、セレクタ１７はローアドレ
スを出力しており、ローアドレスストローブ信号の立下
りで、ローアドレスパルスが発生し、ローアドレスバッ
ファ１１がそのローアドレスを取込む、この所定時間後
に、セレクタ１７の出力アドレスがカラムアドレスに切
換わり、カラムアドレスストローブ信号の立下りで、カ
ラムアドレスパルスが発生し、カラムアドレスバッファ
１３がそのカラムアドレスを取込む。

ローアドレスは、ローアドレスバッファ１１に取込まれ
た後に、ローアドレスデコーダ１２でデコードされてか
らメモリセルアレー１５に送られる。一方、カラムアド
レスは、カラムアドレスバッファ１３に取込まれた後に
、カラムアドレスデコーダ・セレクタ１４によってデコ
ードされてからメモリセルアレー１５に送られる。

そして、上記両アドレスがデコードされた値に基づいて
、所定データが読取られ、図示しないタイミングによっ
て、セレクタ１７の出力アドレスがローアドレスに切換
わる。

一部、ローアドレスストローブ信号の立上りからその立
下りの間がプリチャージタイムであり、このプリチャー
ジが終了すると、次のメモリサイクルが開始され、次の
アドレス取込みが行なわれる。

上記の場合、各回路素子の遅れ時間の最大と、その最小
とを考慮して、タイミング設計が行なわれている。

［従来技術の問題点］ 上記のようなタイミング回路を設計する場合、量産性を
考慮すると各回路素子の遅れ時間の最大値と最小値とを
見込んでタイミング設計をする必要がある。この場合、
タイミングの余裕幅を相当持つことになるので、無駄時
間が生じる。

つまり、メモリサイクルの開始時であるローアドレスス
トローブ信号の立下りの前後で、ローアドレスが確定し
ていなければならない、一方、セレクタ１７のタイミン
グのバラツキを考慮すると、ローアドレスストローブ信
号の立下りからセレクタ１７の出力の切換え前の時間を
短くすることには制限がある。つまり、ローアドレスス
トローブ信号の立下りから、アドレス切換えまでの時間
に関しては、最小遅れを見込んでも充分なホールドタイ
ムを維持する必要がある。

また、上記ローアドレスからカラムアドレスに切換った
後から、カラムアドレスが確定するまでの時間に関して
は、最大遅れを見込む必要がある。

一方、ローアドレスストローブ信号の立下りからカラム
アドレスストローブの立下りまでの遅れ時間に関しては
、最小時間を見込む必要があるが、カラムアドレススト
ローブ信号の立下りは、カラムアドレスの確定よりも早
くならないようにし、セットアツプタイムが確保される
ことが必要な条件である。

最悪の場合を想定した場合でも誤りなく動作させるため
には、上記条件が必要となる。しかし。

通常は、上記Ｉ＆悪の場合がほとんど生じないので、上
記見込まれた最小時間および最大時間が。

結果として無駄時間となる。

したがって、これらの要素を考慮すると、アドレスを入
力する時間を短くするには、非常に高速でバラツキのな
い素子を使う必要がある０通常の素子を使用する場合、
今後予想されるダイナミックメモリの高速化に対応でき
なくブレーキとなってしまうという問題がある。

［発明の目的］ 本発明は、上記従来禰の問題点に着目してなされたもの
で、ダイナミックメモリの高速化に対応することができ
る記憶装置を提供することを目的とするものである。

［発明のＪｌｌ要 求発明は、ダイナミックメモリのメモリサイクルを見掛
は上短縮させるようにするために、プリチャージと１次
のメモリサイクルに対応したアドレス情報の取込みとを
、並行して実行させるものである。つまり、外部から供
給される外部クロックに基づいて、内部クロックを発生
させ、上記外部クロックによってアドレス情報を取込み
、上記内部クロックによって記憶回路を動作させるよう
にしたものである。

［発明の実施例］ 第１図は、本発明の一実施例を示すブロック図である。

この実施例が従来例と異なる主要な点は、タイミングジ
ェネレータ１６の代りに、タイミングジェネレータ３０
を設けた点である。なお、第５図に示した従来例に使用
された部品と同じものについては、同一の符号を付して
その説明を省略する。

タイミングジェネレータ３０は、第１タイミングジエネ
レータ３０ａと、第２タイミングジエネレータ３０ｂと
で構成されている。

第１タイミングジエネレータ３０ａは、アドレスバッフ
ァ１１．１３のコントロールタイミングを発生するもの
である。

第２タイミングジエネレータ３０ｂは、ローアドレスス
トａ−ブ信号とカラムアドレスストローブ信号とを第１
クロックとすれば、この第１クロックに基づいて、その
第１クロックよりも遅れた第２クロック（第２０−アド
レスストローブ信号と第２カラムアドレスストローブ信
号）を発生させるものである。そして、第２タイミング
ジエネレータ３０ｂは、メモリアクセスコントロールの
タイミングを発生するものであり、記憶回路として必要
な総てのタイミング（アドレス情報取込みは除く）を発
生するものである。

なお、ローアドレスバッファ１１とカラムアドレスバッ
ファ１３とは、アドレス記憶回路の一例である。

第２図は、第１タイミングジエネレータ３０ａをより具
体的に示すブロック図である。ただし、これは、ｉｆタ
イミングジェネレータ３０ａの本発明に関連する部分の
みについて示すブロック図である。

タイミングジェネレータ３０は、ローアドレスストロー
ブ信号の立下りが所定時間だけ遅れた第２０−アドレス
ストロープ信号を得るために、前縁微分回路３１と遅延
回路Ｄ１と後縁微分回路３２とフリップフロップ３３と
を有する。また、タイミングジェネレータ３０は、カラ
ムアドレスストローブ信号の立下りが所定時間だけ遅れ
た第２カラムアドレスストローブ信号を得るために、前
縁微分回路３５と遅延回路Ｄ２と後縁微分回路３６とフ
リップフロップ３７とを有する。

この他に、第１タイミングジエネレータ３０ａは、カラ
ムアドレス信号の後縁信号ＢＣＡＳが遅延回路Ｄ１の出
力ＤＲＡＳより早い場合、第２０−アドレスストローブ
信号をセットするためのＯＲ回路３４と、最初のカラム
アドレスストローブ信号であることを示すフリップフロ
ップ３８と、これにより第２カラムアドレスストローブ
信号のセット入力を選択するセレクタ３９とを有する。

次に、上記実施例の動作について説明する。

第３図は、上記実施例の動作を、従来例の動作とともに
示すタイミング図である。

ここでは、ページモードの場合を例にとって説明する。

まず、前縁微分回路３１がローアドレスストローブ信号
の前縁を微分し、ローアドレスパルスを作る。このロー
アドレスパルスに基づいてローアドレスバッファ１１が
ローアドレスを取込む。

遅延回路ＤＩがローアドレスパルスを所定時間遅延させ
、ＤＲＡＳ信号を作る。この信号によって、ローアドレ
スパルスの所定時間後に、フリップフロップ３３がセッ
トされ、このフリップフロ７プ３３の出力信号である第
２０−アドレスストローブ信号がセットされる。

上記遅延時間は、第２０−アドレスストローブ信号を遅
らせることによって、メモリサイクルのプリチャージタ
イムを延ばし、そのプリチャージと次のメモリサイクル
に対応するアドレス取込みとをオーバーラツプさせるも
のである。また、遅延回路Ｄ１による遅延時間は、上記
オーバーラツプ時間と同じになる。

第２０−アドレスストローブ信号を出力するフリップフ
ロップ３３のセット入力端子には、カラムアドレススト
ローブ信号の前縁を微分したパルスＢＣＡＳが、ＯＲ回
路３４を介して入力されている。したがって、フリップ
フロップ３３は、ローアドレスパスルの遅延信号ＤＲＡ
Ｓ、カラムアドレスストローブ信号の前ｆｉｔ微分信号
ＢＣＡＳのうち、速い方のパルスでセットされる。さら
に。

ローアドレスパルスは、フリップフロップ３８のセット
入力端子にも供給されているので、ローアドレスパルス
が、フリップフロップ３８をセットし、その出力信号Ｃ
ＰＳがセットされる。

次に、セレクタ３９は、カラムアドレスストローブ信号
の前縁微分信号ＢＣＡＳと、この信号を遅延回路Ｄ２で
遅延させた信号ＤＣＡＳとの選択を、フリップフロップ
３８の出力信号ＣＰＳの値に基づいて行なう、このよう
にしてセレクタ３９によって選択された信号をＣＡＰと
する。

このＣＡＰによって、第２カラムアドレスストローブ信
号がセットされる。

上記遅延回路Ｄ２による遅延時間は、ＤＲＡＭ２０の外
部で切換えられたアドレスが到達するのに必要充分な時
間に定める必要がある。なお、最初のメモリサイクルに
おいて、フリップフロップ３８がセットされているので
、セレクタ３９は、遅延回路Ｄ２の出力信号を出力する
。

次に、後縁微分回路３６がカラムアドレスストローブ信
号の後縁を微分し、この後縁微分信号ＡＣＡＳが、フリ
ップフロップ３７を介して、第２カラムアドレスストロ
ーブ信号をリセットシ、フリップフロップ３８を介して
、ＣＰＳとリセットする。ｃｐｓがリセットすると、こ
れ以降のＢＣＡｓがＣＡＰとして選択され、このために
、第２カラムアドレスストローブ信号がリセットされる
。

その後、ローアドレスストローブ信号が立上ると、後縁
微分回路３２がローアドレスストローブ信号を微分し、
その微分信号ＡＲＡＳが、第２０−アドレスストローブ
信号をリセットする。

第２０−アドレスストロープ信号がリセットされると、
メモリサイクルにおけるプリチャージの実行に入る。第
２０−アドレスストローブ信号のリセット期間は、プリ
チャージに必要な時間を確保するに充分な時間とする。

この時間が経過した後に、次のメモリサイクルに入る。

上記プリチャージ時間は、第２０−アドレスストローブ
信号により決まるので、ローアドレスストローブ信号の
立上りから、カラムアドレスストローブ信号の立下り、
ＤＲＡＳのうち早く生じる信号までの時間となる。

したがって、ローアドレスストローブ信号の「１」であ
る時間を、従来よりも短くすることが−ｔ’、１ル、　
一方、ローアドレスストローブ信号の「０」である時間
は、アドレス取込みのタイミングに余裕を取ることがで
きるので、従来よりも長くなる。ところが、上記実施例
においては、アドレス取込みとプリチャージとが並行し
て処理される時間が存在するので、この並行処理時間分
だけ、メモリサイクルの繰返し周期を、従来よりも短縮
することがでさる。

さらに、アドレス取込みのタイミングに余裕があるので
、記憶装置の周辺回路を簡単に構成することができる。

なお、読込みイネーブル信号は、第２タイミングジエネ
レータ３０ｂの必要に応じて、第２０−アドレスストロ
ーブ信号、第２カラムアドレスストローブ信号にタイミ
ングを合わせることが必要な場合もある。しかし、これ
らの詳細は、本発明と直接関係しないので、その説明を
省略する。

第４図は、上記実施例におけるリードモード。

ライトモード、リードモディファイライトモードの動作
を示すタイミング図である。

上記実施例においては、第２０−アドレスストローブ信
号および第２カラムアドレスストローブ信号を、ＤＲＡ
Ｍ２０の内部で作るようにしている。この場合、クロッ
ク入力信号用のピンは、ローアドレスストローブ信号と
カラムアドレスストローブ信号との２木で充分であるた
めに、ＤＲＡＭとしてのピン数を増やすことなく実現で
きる。

一方、第２０−アドレスストローブ信号および第２カラ
ムアドレスストローブ信号を、ＤＲＡＭ２０の外部から
供給するようにしてもよい、この場合、クロック入力信
号用のピンとして、４本のピンを必要とするが、ダイナ
ミックメモリを高速化するという点においては、上記の
実施例と同じ結果になる。

［発明の目的］ 本発明によれば、ダイナミックメモリの高速化に対応す
ることができるという効果を有するものである。

【図面の簡単な説明】

第１図は１本発明の一実施例を示すブロック図である。 第２図は、上記実施例におけるタイミングジェネレータ
の詳細を示すブロック図である。 第３図は、従来例および上記実施例のタイミング図であ
る。 第４図は、上記実施例の動作を示すタイミング図である
。 第５図は、従来のＤＲＡＭを示すブロック図である。 第６図は、従来例におけるタイミングジェネレータを示
すブロック図である。 第７図は、従来例における動作を示すタイミング図であ
る。 １１・・・アドレス記憶回路としてのローアドレスバッ
ファ・ １３・・・アドレス記憶回路としてのカラムアドレスバ
ッファ、 １５・・・記憶回路としてのメモリセルアレー、２０・
・・ＤＲＡＭ、 ３０・・・タイミングジェネレータ。 ３０ａ・・・第１タイミングジエネレータ。 ３０ｂ・・・第２タイミングジエネレータ。 第４図 手続補正書 昭和６０年７月１２日

Claims (2)

【特許請求の範囲】
1. （１）アドレス情報を多重化してアクセスする記憶装置
   において； 第１クロック入力に基づいて、第２クロックを発生させ
   るタイミングジェネレータと； 前記第１クロックに基づいて、前記多重化されたアドレ
   ス情報を取込むアドレス記憶回路と；前記第２クロック
   に基づいて動作する記憶回路と； を有し、前記第２クロックに基づくメモリサイクルと、
   前記第１クロックに基づくアドレス情報取込みとをオー
   バラップさせることにより、前記記憶回路のメモリサイ
   クル完了の前に、次のメモリサイクルに対応するアドレ
   ス情報の取込みの開始を可能とすることを特徴とする記
   憶装置。
2. （２）アドレス情報を多重化してアクセスする記憶装置
   において； 外部からのクロック入力に基づいて、内部クロックを発
   生させるタイミングジェネレータと；前記外部クロック
   に基づいて、前記多重化されたアドレス情報を取込むア
   ドレス記憶回路と；前記内部クロックに基づいて動作す
   る記憶回路と； を有し、この記憶回路のメモリサイクルにおけるプリチ
   ャージと、次のメモリサイクルに対応するアドレス取込
   みとをオーバーラップさせることを特徴とする記憶装置
   。