JPS61285566A - 入出力制御装置 - Google Patents
入出力制御装置Info
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- JPS61285566A JPS61285566A JP12846985A JP12846985A JPS61285566A JP S61285566 A JPS61285566 A JP S61285566A JP 12846985 A JP12846985 A JP 12846985A JP 12846985 A JP12846985 A JP 12846985A JP S61285566 A JPS61285566 A JP S61285566A
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- 239000000872 buffer Substances 0.000 claims abstract description 61
- 238000010586 diagram Methods 0.000 description 9
- 101100328887 Caenorhabditis elegans col-34 gene Proteins 0.000 description 5
- 230000004913 activation Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- IUQJDHJVPLLKFL-UHFFFAOYSA-N 2-(2,4-dichlorophenoxy)acetate;dimethylazanium Chemical compound CNC.OC(=O)COC1=CC=C(Cl)C=C1Cl IUQJDHJVPLLKFL-UHFFFAOYSA-N 0.000 description 1
- 230000005484 gravity Effects 0.000 description 1
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
ｎビット中のローカルバスを有し、２ｎビット中のホス
トバスを有するホストシステムとの間でデータ転送を行
なう入出力制御装置において、それぞれｎビット中のデ
ータを格納する２つのＦＩＦＯバッファを２ｎビット巾
のホストバスとｎピント中のローカルバスの間に並列に
設け、ｎビット中のデータ転送を行なうときは所定の一
方のＦＩＦＯバッファを使用し、２ｎビット巾のデータ
転送を行なうときは両方のＦＩＦＯバッファを使用する
構成が示されている。
トバスを有するホストシステムとの間でデータ転送を行
なう入出力制御装置において、それぞれｎビット中のデ
ータを格納する２つのＦＩＦＯバッファを２ｎビット巾
のホストバスとｎピント中のローカルバスの間に並列に
設け、ｎビット中のデータ転送を行なうときは所定の一
方のＦＩＦＯバッファを使用し、２ｎビット巾のデータ
転送を行なうときは両方のＦＩＦＯバッファを使用する
構成が示されている。
本発明は、ホストシステムとの間でデータ転送を行なう
入出力制御装置に関し、例えば、計算機システムのハー
ドディスク装置、フロッピーディスク装置、モデム装置
等の高速入出力装置の制御を司どり、ホストとの間の情
報転送をＤＭＡ転送で行う入出力制御装置に関する。
入出力制御装置に関し、例えば、計算機システムのハー
ドディスク装置、フロッピーディスク装置、モデム装置
等の高速入出力装置の制御を司どり、ホストとの間の情
報転送をＤＭＡ転送で行う入出力制御装置に関する。
計算機システムの入出力装置においては、そのデータが
８ビット（１バイト）単位構成のものが多い。そのため
、ホストとの転送も、ホストプロセッサのバス幅が１６
ビット（１ワード）であっても８ビットデータのみ使用
したものが多い。
８ビット（１バイト）単位構成のものが多い。そのため
、ホストとの転送も、ホストプロセッサのバス幅が１６
ビット（１ワード）であっても８ビットデータのみ使用
したものが多い。
第２図は従来の入出力制御装置の１構成例を示す図であ
る。図中、１は内部ＤＭＡコントローラ、２はローカル
プロセッサ、３はローカルＲＡＭ。
る。図中、１は内部ＤＭＡコントローラ、２はローカル
プロセッサ、３はローカルＲＡＭ。
４はローカルＲＯＭ、５は入出力コントローラ、６はレ
ジスタバッファ、７はレジスタコントロール回路、８は
レシーバ／ドライバ回路、９はアドレスデコーダ、１０
はコントロールレジスタ、１１はステータスレジスタ、
１２はローカルバス、１３はインタフェースバス、１４
はホストバス、１５はデータバス、１６はアドレスバス
である。
ジスタバッファ、７はレジスタコントロール回路、８は
レシーバ／ドライバ回路、９はアドレスデコーダ、１０
はコントロールレジスタ、１１はステータスレジスタ、
１２はローカルバス、１３はインタフェースバス、１４
はホストバス、１５はデータバス、１６はアドレスバス
である。
第２図においては、ホストバスに接続されるホストプロ
セッサ、ホストＤＭＡコントローラ等の図示を省略して
いる。
セッサ、ホストＤＭＡコントローラ等の図示を省略して
いる。
第２図に示す従来構成ではホストバス１４とローカルバ
ス１２の間に、８ビット構成のバッファレジスタ６が設
けられており、これに入出力データをラッチすることに
より、データの授受を行なうようにしている。
ス１２の間に、８ビット構成のバッファレジスタ６が設
けられており、これに入出力データをラッチすることに
より、データの授受を行なうようにしている。
このように８ビットデータのみ使用してデータ転送を行
なうと、高速データ転送が実行できないという問題点が
生じる。またＤＭＡコントローラにおいても１６ビット
データ転送可能なものは少ない。そのため入出力制御装
置のＤＭＡデータ幅は８ビットに制限されている。また
高速化のため１６ビットＤＭＡを実行可能なものも考察
されているがコマンドで８，１６ビットの切換えを行う
ことはできないという欠点があった。
なうと、高速データ転送が実行できないという問題点が
生じる。またＤＭＡコントローラにおいても１６ビット
データ転送可能なものは少ない。そのため入出力制御装
置のＤＭＡデータ幅は８ビットに制限されている。また
高速化のため１６ビットＤＭＡを実行可能なものも考察
されているがコマンドで８，１６ビットの切換えを行う
ことはできないという欠点があった。
上記の点を解決するために本発明は、ｎビット中のロー
カルバスを有し、２ｎビット中のホストバスを有するホ
ストシステムとの間でデータ転送を行なう入出力制御装
置において、それぞれｎビット中のデータを格納する２
つのＦＩＦＯバッファを２ｎビット巾のホストバスとｎ
ビット中のローカルバスの間に並列に設け、ｎビット中
のデータ転送を行なうときは所定の一方のＦＩＦＯバッ
ファを使用し、２ｎビット中のデータ転送を行なうとき
は両方のＦＩＦＯバッファを使用する構成を提示してい
る。
カルバスを有し、２ｎビット中のホストバスを有するホ
ストシステムとの間でデータ転送を行なう入出力制御装
置において、それぞれｎビット中のデータを格納する２
つのＦＩＦＯバッファを２ｎビット巾のホストバスとｎ
ビット中のローカルバスの間に並列に設け、ｎビット中
のデータ転送を行なうときは所定の一方のＦＩＦＯバッ
ファを使用し、２ｎビット中のデータ転送を行なうとき
は両方のＦＩＦＯバッファを使用する構成を提示してい
る。
第１図は、本発明による１実施例の入出力制御装置の構
成を示す図である。
成を示す図である。
図中、１は内部（ローカル）ＤＭＡコントローラ、２は
ローカルプロセッサ、３はローカルＲＯＭ、４はローカ
ルＲＡＭ、５は入出力コントローラ、８はレシーバ／ド
ライバ回路、９はアドレスデコーダ、１０はコントロー
ルレジスタ、１１はステータスレジスタ、１２はローカ
ルバス、１３はインタフェースバス、１４はホストバス
、１５はデータバス、１６はアドレスバス、１７はファ
−ストイン・ファーストアウト（ＦＩＦＯ）バッファ、
１８はバッファ回路、１９はマルチプレクサ／デマルチ
プレクサ、２０はＦＩＦＯコントローラである。
ローカルプロセッサ、３はローカルＲＯＭ、４はローカ
ルＲＡＭ、５は入出力コントローラ、８はレシーバ／ド
ライバ回路、９はアドレスデコーダ、１０はコントロー
ルレジスタ、１１はステータスレジスタ、１２はローカ
ルバス、１３はインタフェースバス、１４はホストバス
、１５はデータバス、１６はアドレスバス、１７はファ
−ストイン・ファーストアウト（ＦＩＦＯ）バッファ、
１８はバッファ回路、１９はマルチプレクサ／デマルチ
プレクサ、２０はＦＩＦＯコントローラである。
実施例において、ホストバス１４とローカルバス１２の
間に、マルチプレクサ／デマルチプレクサ１９、ＦＩＦ
Ｏバッファ１７、バッファ回路１８が設けられ、１６ビ
ット、８ビット幅のＤＭＡ転送を可能としている。また
、データ幅の切換えは、実行起動時に、ホストシステム
から入出力制御装置に書込まれる情報内容により行なう
。
間に、マルチプレクサ／デマルチプレクサ１９、ＦＩＦ
Ｏバッファ１７、バッファ回路１８が設けられ、１６ビ
ット、８ビット幅のＤＭＡ転送を可能としている。また
、データ幅の切換えは、実行起動時に、ホストシステム
から入出力制御装置に書込まれる情報内容により行なう
。
第３図は、第２図図示実施例におけるＦＩＦＯバッファ
１７とその周辺回路をより詳細に示した図である。
１７とその周辺回路をより詳細に示した図である。
第３図において、８はレシーバ／ドライバ回路、１２は
ローカルバス、２０はＦＩＦＯコントローラ、３０と３
１はバッファ回路、３２と３３はＦＩＦＯバッファ、３
４と３５はレジスタ、３６と３７はマルチプレクサ、３
８はデマルブレクサである。
ローカルバス、２０はＦＩＦＯコントローラ、３０と３
１はバッファ回路、３２と３３はＦＩＦＯバッファ、３
４と３５はレジスタ、３６と３７はマルチプレクサ、３
８はデマルブレクサである。
以下に実施例の動作を説明する。
まず、入出力制御装置の全体的動作は以下の通りである
。
。
本装置は接続されているＩ１０装置の制御ホストの負担
を減らし行うためローカルプロセッサ２のファームによ
りＩｌｏの制御を行い、ホストはＤＭＡ転送にてデータ
の授受のみを制御する。本装置の動作例として第４図に
実行フローチャートの１例を示す。ホストは数バイトか
ら成るコントその後、ステータスレジスタ１１の情報に
より終了を知る。本装置はコントロールレジスタ１０に
ホストが書込みを終了するとローカルプロセッサ２に割
込みがかかり、動作を起動する。そしてローカルプロセ
ッサ２はコントロールレジスタ１０の内容を解析し、動
作を実行し、内部動作が終了すると、ステータスレジス
タ１１に終了情報をセットし、ホストに通知することに
より、動作を終了する。
を減らし行うためローカルプロセッサ２のファームによ
りＩｌｏの制御を行い、ホストはＤＭＡ転送にてデータ
の授受のみを制御する。本装置の動作例として第４図に
実行フローチャートの１例を示す。ホストは数バイトか
ら成るコントその後、ステータスレジスタ１１の情報に
より終了を知る。本装置はコントロールレジスタ１０に
ホストが書込みを終了するとローカルプロセッサ２に割
込みがかかり、動作を起動する。そしてローカルプロセ
ッサ２はコントロールレジスタ１０の内容を解析し、動
作を実行し、内部動作が終了すると、ステータスレジス
タ１１に終了情報をセットし、ホストに通知することに
より、動作を終了する。
ＤＭＡ転送において、８ビット転送と１６ビット転送の
いずれを実行するかの決定はコントロールレジスタ１０
にセットする情報にて決定する。
いずれを実行するかの決定はコントロールレジスタ１０
にセットする情報にて決定する。
本装置のローカルプロセッサ２はこの情報により、デー
タ幅を決定し、ＦＩＦＯコントローラ２０にＤＭＡ転送
実行前に通知し、ＦＩＦＯコントローラ２０はこの情報
により動作する。
タ幅を決定し、ＦＩＦＯコントローラ２０にＤＭＡ転送
実行前に通知し、ＦＩＦＯコントローラ２０はこの情報
により動作する。
次に、本装置の主要部であるＦ■ＦＯバッファおよびそ
の周辺の動作を以下に説明する。本回路部の動作として
は、８ビットリード、１６ビットリード、８ピントライ
ト、１６ビットライトの４つの状態があり、これらの全
ての動作を、主として第３図の構成をもとに、第５図の
フロチャートに示す。各フロチャートにおいて、入出力
制御装置とホストは独立動作するため、入出力装置側と
ホスト側とを独立する２つの別チャートで示している。
の周辺の動作を以下に説明する。本回路部の動作として
は、８ビットリード、１６ビットリード、８ピントライ
ト、１６ビットライトの４つの状態があり、これらの全
ての動作を、主として第３図の構成をもとに、第５図の
フロチャートに示す。各フロチャートにおいて、入出力
制御装置とホストは独立動作するため、入出力装置側と
ホスト側とを独立する２つの別チャートで示している。
この２つの動作はＦＩＦＯバッファが介しているため非
同期動作となる。
同期動作となる。
まず、８ビットデ一タリード動作を第５図（ａ）にもと
づいて説明する。
づいて説明する。
■ 入出力制御装置が起動状態となると、ＦＩＦＯコン
トローラ２０よりローカルＤＭＡコントローラ１にＤＭ
Ａ動作を要求する。
トローラ２０よりローカルＤＭＡコントローラ１にＤＭ
Ａ動作を要求する。
■ ローカルＤＭＡコントローラ１は応答し、テンポラ
リバッファとして使用されるローカルＲＡＭ４よりデー
タを取り出しレジスタ３５にデータをセットする。なお
、マルチプレクサはあらかじめローカルバス１２のデー
タを選択するようにセットされている。
リバッファとして使用されるローカルＲＡＭ４よりデー
タを取り出しレジスタ３５にデータをセットする。なお
、マルチプレクサはあらかじめローカルバス１２のデー
タを選択するようにセットされている。
■ ＦＩＦＯバッファ３３がデータフル状態かどうかを
調べる。
調べる。
■ ＦＩＦＯバッファ３３に空き゛があれば、データ書
込みを行なう。
込みを行なう。
■ 転送すべき残りデータ数を調べ、残りデータがあれ
ば、ＤＭ、Ａ動作要求に係り、残りデータが“０°であ
れば動作終了に移行する。
ば、ＤＭ、Ａ動作要求に係り、残りデータが“０°であ
れば動作終了に移行する。
■ ホスト側では、入出力制御装置とは非同期にホスト
ＤＭＡコントローラ（図示せず）が起動される。
ＤＭＡコントローラ（図示せず）が起動される。
■ ＦＩＦＯバッファ３３に出力すべきデータがあるか
どうかを調べる。
どうかを調べる。
■ 出力すべきデータがあれば、ホストにＤＭＡ転送を
要求する。
要求する。
■ ホストＤＭＡコントローラは応答し、ＦＩＦＯバッ
ファ３３からホストバス１４ヘデータをリードする。
ファ３３からホストバス１４ヘデータをリードする。
ここで、データは、バッファ回路３１、レシーバ／ドラ
イバ回路８を介してホストバスの下位８ビット位置へ転
送される。
イバ回路８を介してホストバスの下位８ビット位置へ転
送される。
［相］ 残りデータがあれば引き続き動作が継続され、
残りデータがなければ、ホスト側の動作は終了する。
残りデータがなければ、ホスト側の動作は終了する。
次に、１６ビットデ一タリード動作を第５図（ｂｌにも
とづいて説明する。
とづいて説明する。
■ 人出力制御装置が起動状態となると、ＦＩＦＯコン
トローラ２０よりローカルＤＭＡコントローラ１にＤＭ
Ａ動作を要求する。
トローラ２０よりローカルＤＭＡコントローラ１にＤＭ
Ａ動作を要求する。
＠ ローカルＤＭＡコントローラ１は応答し、テンポラ
リバッファとして使用されるローカルＤＭＡ４よりデー
タを取り出し、レジスタ３４にデータをセットする。
リバッファとして使用されるローカルＤＭＡ４よりデー
タを取り出し、レジスタ３４にデータをセットする。
＠ ＦＩＦＯバッファ３２がデータフル状態かどうか
を富岡ぺる。
を富岡ぺる。
＠ ＦＩＦＯバッファ３２に空きがあれば、データ書
込みを行なう。
込みを行なう。
■ ＦＩＦ○コントローラ２０よりローカルＤＭＡコン
トローラ１にＤＭＡ動作を要求する。
トローラ１にＤＭＡ動作を要求する。
■ ローカルＤＭＡコントローラ１は応答し、ローカル
ＲＡＭ４よりデータを取り出し、レジスタ３５にデータ
をセットする。
ＲＡＭ４よりデータを取り出し、レジスタ３５にデータ
をセットする。
＠ ＦＩＦＯバッファ３３がデータフル状態かどうか
調べる。
調べる。
＠ ＦＩＦＯバッファ３３に空きがあれば、データ書
込みを行なう。
込みを行なう。
［相］ 残りデータがあれば引き続き動作が継続され、
残りデータがなければ、ホスト側の動作は終了する。
残りデータがなければ、ホスト側の動作は終了する。
［相］ ホスト側では、入出力制御装置とは非同期にホ
ストＤＭＡコントローラが起動される。
ストＤＭＡコントローラが起動される。
ＯＦＩＦＯバッファ３２．３３とも出力データがあるか
どうかを調べる。
どうかを調べる。
０両バッファに出力データがあれば、ホストへＤＭＡ転
送を要求する。
送を要求する。
■ホストＤＭＡコントローラは応答し、ＦＩＦＯバッフ
ァ３２．３３からホストバス１４ヘデータをリードする
。
ァ３２．３３からホストバス１４ヘデータをリードする
。
ここで、データは、バッファ回路３０，３１、レシーバ
／ドライバ回路８を介して１６ビットデータの形で転送
される。
／ドライバ回路８を介して１６ビットデータの形で転送
される。
■残りデータがあれば引き続き動作が継続され、残りデ
ータがなければ、ホスト側の動作は終了する。
ータがなければ、ホスト側の動作は終了する。
次に、８ビットデ一タライト動作を第５図（Ｃ）にもと
づいて説明する。
づいて説明する。
（リ ライトデータがあるとホスト側にてＤＭＡ起動要
求が発生する。
求が発生する。
■ホストＤＭＡコントローラへＤＭＡ要求が送出される
。
。
ＯホストＤＭＡコントローラは応答し、レジスタ３５に
データをセットする。データは、レシーバ／ドライバ回
路８、マルチプレクサ３７を介してレジスタ３５に入力
される。マルチプレクサはあらかじめホストバスからの
データが通過するようにセットされている。ホストデー
タは下位８ビットのみ使用する。
データをセットする。データは、レシーバ／ドライバ回
路８、マルチプレクサ３７を介してレジスタ３５に入力
される。マルチプレクサはあらかじめホストバスからの
データが通過するようにセットされている。ホストデー
タは下位８ビットのみ使用する。
＠ ＦＩＦＯバッファ３３がデータフル状態かどうか
を調べる。
を調べる。
＠ ＦＩＦＯバッファ３３に空きがあれば、データ書
込みを行なう。
込みを行なう。
■残りデータがあれば引き続き動作が継続され、残りデ
ータがなければ、ホスト側の動作は終了す゛る。
ータがなければ、ホスト側の動作は終了す゛る。
■入出力制御装置側では、ＦＩＦＯバッファ３３に出力
データが有るかどうかを調べる。
データが有るかどうかを調べる。
＠ ＦＩＦＯバ叡ア３コア３３データカ逗あれば、ロー
カルＤＭＡコントローラ１へＤＭＡ動作ｔ−要求する。
カルＤＭＡコントローラ１へＤＭＡ動作ｔ−要求する。
■ ローカルＤＭＡコントローラ１は、応答し、ＦＩＦ
○バッファ３３からデータを読出し、ローカルＲＡＭ４
ヘデータをライトする。
○バッファ３３からデータを読出し、ローカルＲＡＭ４
ヘデータをライトする。
なお、ＦＩＦＯバッファ３３のデータは、デマルチプレ
クサ３８を介してローカルバス１２上に転送される。
クサ３８を介してローカルバス１２上に転送される。
デマルチプレクサ３８は下位データを通過させるように
セットされている。
セットされている。
■残りデータがあれば引き続き動作が継続され、残りデ
ータがなければ、入出力制御装置側の動作は終了する。
ータがなければ、入出力制御装置側の動作は終了する。
次に、１６と、トデータライト動作を第５図（ｄ）にも
とづいて説明する。
とづいて説明する。
■ライトデータがあるとホスト側にてＤＭＡ起動要求が
発生する。
発生する。
■ホストＤＭＡコントローラへＤＭＡ要求が送出される
。
。
■ホストＤＭＡコントローラは応答し、レジスタ３４．
３５にデータをセットする。
３５にデータをセットする。
＠ ＦＩＦＯバッファ３２．３３がデータフル状態か
どうかを調べる。
どうかを調べる。
０両バッファ３２．３３がデータフル状態でなければ、
両バッファ３２．３３へデータ（１６ビット）を書込む
。
両バッファ３２．３３へデータ（１６ビット）を書込む
。
■残りデータがあれば引き続き動作が継続され、残りデ
ータがなければ、ホスト側の動作は終了する。
ータがなければ、ホスト側の動作は終了する。
■入出力制御装置側では、一方のＦＩＦＯバッファ３２
に出力データが有るかどうかを調べる。
に出力データが有るかどうかを調べる。
＠ ＦＩＦＯバッファ３２に出力データがあれば、ロ
ーカルＤＭＡコントローラ１へＤＭＡ動作を要求する。
ーカルＤＭＡコントローラ１へＤＭＡ動作を要求する。
■ローカルＤＭＡコントローラ１は応答し、ＦＩＦＯバ
ッファ３２からデータを読出し、ローカルＲＡＭ４ヘデ
ータを転送する。
ッファ３２からデータを読出し、ローカルＲＡＭ４ヘデ
ータを転送する。
データは、デマルチプレクサ３８を介してローカルバス
１２に転送される。
１２に転送される。
ここで、デマルチプレクサ３８は上位８ビットデータを
通過させるように設定されている。
通過させるように設定されている。
０次に、他方のＦＩＦＯバフファ３３に出方データがあ
るかどうかを調べる。
るかどうかを調べる。
＠ ＦＩＦＯバッファ３３に出力データがあれば、ロー
カルＤＭＡコントローラ１へＤＭＡ動作１！！求する。
カルＤＭＡコントローラ１へＤＭＡ動作１！！求する。
＠ローカルＤＭＡコントローラ１は応答し、ＦＩＦＯバ
ッファ３３からデータを読出し、ローカルＲＡＭ４ヘデ
ータを転送する。
ッファ３３からデータを読出し、ローカルＲＡＭ４ヘデ
ータを転送する。
ここで、デマルチプレクサ３８は下位８ビットデータを
通過させるように設定されている。
通過させるように設定されている。
Ｏ残りデータがあれば引き続き動作が継続され、残りデ
ータがなければ、入出力制御装置側の動作は終了する。
ータがなければ、入出力制御装置側の動作は終了する。
本発明によれば、異なるデータ転送幅を有する装置間の
データ転送を効率よく行なうことが可能となり、システ
ムの性能を向上させるというすぐれた効果を有している
。
データ転送を効率よく行なうことが可能となり、システ
ムの性能を向上させるというすぐれた効果を有している
。
第１図は本発明による１実施例の入出力制御装置の構成
を示す図、 第２図は従来の入出力制御装置の１構成例を示す図、 第３図はＦＩＦＯバッファとその周辺回路を詳細に示す
図、 第４図は実行フローチャートの１例を示す図、第５図（
ａ）〜（ｄ）は各種動作のフローチャートを示す図であ
る。 第１図において、１はローカルＤＭＡコントローラ、４
はローカルＲＡＭ、１０はコントロールレジスタ、１２
はローカルバス、１４はホストバス、１７はＦＩＦＯバ
ッファ、１９はマルチプレクサ／デマルチプレクサ、２
０はＦＩＦＯコントローラである。 拍ベムぐべ 実行フローチャートのイ例Ｅ示１図 第４図 ｅｂＬｔ データリード会Ｘ＋４乍フローチャート１
１Ｅ５ｅ］（α） ｅｂＬむライト重力作２０−チャート ＠５ （２）（Ｃ） 第５９（ｄ）
を示す図、 第２図は従来の入出力制御装置の１構成例を示す図、 第３図はＦＩＦＯバッファとその周辺回路を詳細に示す
図、 第４図は実行フローチャートの１例を示す図、第５図（
ａ）〜（ｄ）は各種動作のフローチャートを示す図であ
る。 第１図において、１はローカルＤＭＡコントローラ、４
はローカルＲＡＭ、１０はコントロールレジスタ、１２
はローカルバス、１４はホストバス、１７はＦＩＦＯバ
ッファ、１９はマルチプレクサ／デマルチプレクサ、２
０はＦＩＦＯコントローラである。 拍ベムぐべ 実行フローチャートのイ例Ｅ示１図 第４図 ｅｂＬｔ データリード会Ｘ＋４乍フローチャート１
１Ｅ５ｅ］（α） ｅｂＬむライト重力作２０−チャート ＠５ （２）（Ｃ） 第５９（ｄ）
Claims (3)
- （１）、ｎビット巾のローカルバス（１２）を有する入
出力制御装置であって、２ｎビット巾のホストバス（１
４）を有するホストシステムとの間でデータ転送を行な
う入出力制御装置において、それぞれｎビット巾のデー
タを格納する第１および第２のファーストイン・ファー
ストアウト（ＦＩＦＯ）バッファ（３２、３３）を上記
２ｎビット巾のホストバス（１４）とｎビット巾のロー
カルバス（１２）の間に並列に設け、 ホストシステムとの間でｎビット巾のデータ転送を行な
うときは所定の一方のファーストイン・ファーストアウ
ト（ＦＩＦＯ）バッファ（３３）を使用してデータ転送
を行ない、 ホストシステムとの間で２ｎビット巾のデータ転送を行
なうときは第１および第２の両方のファーストイン・フ
ァーストアウト（ＦＩＦＯ）バッファ（３２、３３）を
使用してデータ転送を行なうよう構成したことを特徴と
する入出力制御装置。 - （２）、テンポラリバッファとして使用されるローカル
ＲＡＭと、ローカルＤＭＡコントローラを設け、該ロー
カルＤＭＡコントローラの制御のもとに該ローカルＲＡ
Ｍと上記ファーストイン・ファーストアウト（ＦＩＦＯ
）バッファとの間のデータ転送を行ない、上記ホストシ
ステム側に設けられるホストＤＭＡコントローラの制御
のもとに上記ファーストイン・ファーストアウト（ＦＩ
ＦＯ）バッファと上記ホストバス２との間のデータ転送
を行なうことを特徴とする特許請求の範囲第（１）項記
載の入出力制御装置。 - （３）、上記ホストシステムからの指令情報を格納する
制御レジスタを設け、該制御レジスタの内容にもとづい
て上記ホストＤＭＡコントローラとローカルＤＭＡコン
トローラが制御され、上記ホストバスとの間でｎビット
巾または２ｎビット巾のいずれかのデータ転送を行なう
ことを特徴とする特許請求の範囲第（２）項記載の入出
力制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12846985A JPS61285566A (ja) | 1985-06-13 | 1985-06-13 | 入出力制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12846985A JPS61285566A (ja) | 1985-06-13 | 1985-06-13 | 入出力制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61285566A true JPS61285566A (ja) | 1986-12-16 |
Family
ID=14985498
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12846985A Pending JPS61285566A (ja) | 1985-06-13 | 1985-06-13 | 入出力制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61285566A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01205366A (ja) * | 1987-12-15 | 1989-08-17 | Advanced Micro Devicds Inc | データを転送するための方法およびそのためのデータ転送制御器 |
-
1985
- 1985-06-13 JP JP12846985A patent/JPS61285566A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01205366A (ja) * | 1987-12-15 | 1989-08-17 | Advanced Micro Devicds Inc | データを転送するための方法およびそのためのデータ転送制御器 |
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