JPS61286946A - マイクロプロセツサ装置 - Google Patents
マイクロプロセツサ装置Info
- Publication number
- JPS61286946A JPS61286946A JP60189994A JP18999485A JPS61286946A JP S61286946 A JPS61286946 A JP S61286946A JP 60189994 A JP60189994 A JP 60189994A JP 18999485 A JP18999485 A JP 18999485A JP S61286946 A JPS61286946 A JP S61286946A
- Authority
- JP
- Japan
- Prior art keywords
- page
- memory
- microprocessor
- data
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/14—Protection against unauthorised use of memory or access to memory
- G06F12/1416—Protection against unauthorised use of memory or access to memory by checking the object accessibility, e.g. type of access defined by the memory independently of subject rights
- G06F12/145—Protection against unauthorised use of memory or access to memory by checking the object accessibility, e.g. type of access defined by the memory independently of subject rights the protection being virtual, e.g. for virtual blocks or segments before a translation mechanism
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
- G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computer Security & Cryptography (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔利用分野〕
本発明は、とくにマイクロプロセッサ装置において、メ
モリ管理のためのアドレス翻訳装置の分野に関するもの
でおる。
モリ管理のためのアドレス翻訳装置の分野に関するもの
でおる。
メモリ管理のために周知のメカニズムが多くらる。ある
装置においては、大きいアドレス（仮想アドレス）がよ
シ小さい物理アドレスに翻訳される。他の装置において
は、たとえば、バンクスイッチングを用いることにより
、大きいメモリ空間をアクセスするために挙式いアドレ
スが使用される。本発明は、前者の部類、すなわち、限
られた物理メモリをアクセスするために大きい仮想アド
レスが使用式れるような部類に関するものである。
装置においては、大きいアドレス（仮想アドレス）がよ
シ小さい物理アドレスに翻訳される。他の装置において
は、たとえば、バンクスイッチングを用いることにより
、大きいメモリ空間をアクセスするために挙式いアドレ
スが使用される。本発明は、前者の部類、すなわち、限
られた物理メモリをアクセスするために大きい仮想アド
レスが使用式れるような部類に関するものである。
メモリ管理装置においては、種々の保護メカニズムを設
けることも知られている。たとえば、ユーザーがオペレ
ーティング７ステムを書込むこと、またはおそらくオペ
レーティング７ステムを外部ボートへ読出すことすらも
阻止できる。後でわかるように、本発明は、データに「
アトリビュート」を２つの異なるレベルで割当てる、よ
り広い制御スキームの一部として保護メカニズムを実現
するものである。
けることも知られている。たとえば、ユーザーがオペレ
ーティング７ステムを書込むこと、またはおそらくオペ
レーティング７ステムを外部ボートへ読出すことすらも
阻止できる。後でわかるように、本発明は、データに「
アトリビュート」を２つの異なるレベルで割当てる、よ
り広い制御スキームの一部として保護メカニズムを実現
するものである。
本発明に最も近いと本願発明者が考えている先行技術が
米国特許第４，４４２，４８４号に開示されている。そ
の米国特許には、市販されているマイクロプロセッサ（
インテル（Ｉｎｔｅｌ） ２８６）において具体化され
ているメモリ管理および保護メカニズムが開示されてい
る。そのマイクロプロセッサは、セグメントペースアド
レス、リミット情報、およびアトリビュート（たとえば
保護ビット）を含むセグメンテーション記述子レジスタ
を含む。セグメント記述予成およびセグメント記述子レ
ジスタは、ともに、優先度レベルや保護のタイプ等のよ
うな各種の制御メカニズムを定めるビットを含む。
米国特許第４，４４２，４８４号に開示されている。そ
の米国特許には、市販されているマイクロプロセッサ（
インテル（Ｉｎｔｅｌ） ２８６）において具体化され
ているメモリ管理および保護メカニズムが開示されてい
る。そのマイクロプロセッサは、セグメントペースアド
レス、リミット情報、およびアトリビュート（たとえば
保護ビット）を含むセグメンテーション記述子レジスタ
を含む。セグメント記述予成およびセグメント記述子レ
ジスタは、ともに、優先度レベルや保護のタイプ等のよ
うな各種の制御メカニズムを定めるビットを含む。
インテル２８６の１つの問題は、セグメントオフセット
が６４にバイトに限定されることである。インテル２８
６は、セグメント用の物理メモリに連続する場所を必要
とするが、それを維持することは常に容易であるとは限
らない。後でわかるように、本発明の装置の１つの利点
は、セグメントオフセットが物理アドレスの空間と同じ
大きざであることである。また、本発明の装置は、イン
テル２８６において見られる従来のセグメンテーション
メカニズムないし機能に対して互換性をもつことである
。前記米国特許に開示されている従来の装置およびそれ
の商業的な実現（インテル２８６マイクロプロセツーｒ
）と、本発明との差違、更に本発明のその他の利点は、
以下の説明から明らかであろう。
が６４にバイトに限定されることである。インテル２８
６は、セグメント用の物理メモリに連続する場所を必要
とするが、それを維持することは常に容易であるとは限
らない。後でわかるように、本発明の装置の１つの利点
は、セグメントオフセットが物理アドレスの空間と同じ
大きざであることである。また、本発明の装置は、イン
テル２８６において見られる従来のセグメンテーション
メカニズムないし機能に対して互換性をもつことである
。前記米国特許に開示されている従来の装置およびそれ
の商業的な実現（インテル２８６マイクロプロセツーｒ
）と、本発明との差違、更に本発明のその他の利点は、
以下の説明から明らかであろう。
この明細書においては、マイクロプロセッサおよびデー
タメモリを含むマイクロプロセッサ装置の改良について
説明する。マイクロプロセッサは仮想メモリアドレスを
第２のメモリアドレスＣ締屋アドレス）に翻訳す克ため
、およびデータメモリセグメントのアトリビュートを試
験および制御するためのセグメンテーションメカニズム
ないし機能を含む。本発明の改良は、ヒラ） （ｂｉｔ
）状態またはマツチ（ｍａ ｔ ｃ ｈ ）状態に対す
る線型（リニア）アドレスから第１０）フィールドを翻
訳するために、マイクロプロセッサにページキャッシュ
メモリを含む。データメモリは、ページマッピングデー
タとくにページダイレクトリおよびページ表をも格納す
る。ページキャッシュメモリにおいてヒツトが生じなけ
れば、第１０）フィールドは、ページダイレクトリとペ
ージ表をアクセスする。ページキャッシュメモリまたは
ページ表からの出力は、メモリ内のページのための物理
ベースアドレスを与える。線型アドレスの別のフィール
ドはページ内にオフセントを与える。
タメモリを含むマイクロプロセッサ装置の改良について
説明する。マイクロプロセッサは仮想メモリアドレスを
第２のメモリアドレスＣ締屋アドレス）に翻訳す克ため
、およびデータメモリセグメントのアトリビュートを試
験および制御するためのセグメンテーションメカニズム
ないし機能を含む。本発明の改良は、ヒラ） （ｂｉｔ
）状態またはマツチ（ｍａ ｔ ｃ ｈ ）状態に対す
る線型（リニア）アドレスから第１０）フィールドを翻
訳するために、マイクロプロセッサにページキャッシュ
メモリを含む。データメモリは、ページマッピングデー
タとくにページダイレクトリおよびページ表をも格納す
る。ページキャッシュメモリにおいてヒツトが生じなけ
れば、第１０）フィールドは、ページダイレクトリとペ
ージ表をアクセスする。ページキャッシュメモリまたは
ページ表からの出力は、メモリ内のページのための物理
ベースアドレスを与える。線型アドレスの別のフィール
ドはページ内にオフセントを与える。
ページキャッシュメモリとデータメモリ内のページマッ
ピングデータは、特定のページ中のデータの７トリビユ
ートを表す信号を格納する。それらのアトリビュートは
、読出しおよび書込みの保護を含み、ページが以前に書
込まれたかどうかおよびその他の情報を示す。重要なこ
とは、ページレベル保護は、ページ内のデータのうちセ
グメントアトリビュートとは別で、区別されるデータの
第２段の制御を行うことである。
ピングデータは、特定のページ中のデータの７トリビユ
ートを表す信号を格納する。それらのアトリビュートは
、読出しおよび書込みの保護を含み、ページが以前に書
込まれたかどうかおよびその他の情報を示す。重要なこ
とは、ページレベル保護は、ページ内のデータのうちセ
グメントアトリビュートとは別で、区別されるデータの
第２段の制御を行うことである。
以下、図面を参照して本発明の詳細な説明する。
本発明のマイクロプロセッサ装置の好適な実施例は、マ
イクロプロセラｙ１Ｇ（第１図）を含む。
イクロプロセラｙ１Ｇ（第１図）を含む。
このマイクロプロセッサは、相補の金属−酸化物一半導
体（０ＭＯ８）処理を用いて１枚のシリコン基板上に作
られる。多くの周知の０ＭＯ８法のうちのいずれも採用
できる。本発明はれチャネル、バイポーラ、ＳＯ８等の
ような他の技術で実現することもできる。
体（０ＭＯ８）処理を用いて１枚のシリコン基板上に作
られる。多くの周知の０ＭＯ８法のうちのいずれも採用
できる。本発明はれチャネル、バイポーラ、ＳＯ８等の
ような他の技術で実現することもできる。
ある条件に対するメモリ管理メカニズムは、主記憶装置
に格納されている表をアクセスすることを必要とする。
に格納されている表をアクセスすることを必要とする。
マイクロプロセッサ装置のための主記憶装置として機能
するランダムアクセスメモリ（ＲＡＭ） １３が、第
１図に示されている。ダイナミックメモリを用いるＲＡ
Ｍのような通常のＲＡＭを使用できる。
するランダムアクセスメモリ（ＲＡＭ） １３が、第
１図に示されている。ダイナミックメモリを用いるＲＡ
Ｍのような通常のＲＡＭを使用できる。
第１図に示すように、マイクロプロセッサ１゜は３２ビ
ツトの物理アドレスを有し、マイクロプロセッサ自体は
３２ビツトのマイクロプロセッサである。ドライバ、数
学的プロセンプ等のような、マイクロプロセッサにおい
て一般的に使用されている他の部品は、第１図には示し
ていない。
ツトの物理アドレスを有し、マイクロプロセッサ自体は
３２ビツトのマイクロプロセッサである。ドライバ、数
学的プロセンプ等のような、マイクロプロセッサにおい
て一般的に使用されている他の部品は、第１図には示し
ていない。
要点
本発明のメモリ管理はセグメンテーションとページング
を使用する。セグメントというのは、ページ翻訳を記述
するために使用されるページ費とは異なる１組のセグメ
ント記述子表により定義される。２つのメカニズムは完
全に異なシ、独立している。２種類のマツピングメカニ
ズムを用いて、仮想アドレスが２段階で物理ア、ドレス
に翻訳される。第１０）段階に対してセグメンテーショ
ン技術が使用され、第２の翻訳段階のためにページング
技術が使用される。セグメンテーション技術のみで１段
階翻訳を行うために、ページング技術を使用しないこと
もできる。この１段階翻訳はインテル２８６に適合する
。
を使用する。セグメントというのは、ページ翻訳を記述
するために使用されるページ費とは異なる１組のセグメ
ント記述子表により定義される。２つのメカニズムは完
全に異なシ、独立している。２種類のマツピングメカニ
ズムを用いて、仮想アドレスが２段階で物理ア、ドレス
に翻訳される。第１０）段階に対してセグメンテーショ
ン技術が使用され、第２の翻訳段階のためにページング
技術が使用される。セグメンテーション技術のみで１段
階翻訳を行うために、ページング技術を使用しないこと
もできる。この１段階翻訳はインテル２８６に適合する
。
セグメンテーション（第１０）翻訳段階）は、４８ビツ
ト仮想アドレスを３２ビツト線減（中間）アドレスに翻
訳する。４８ビツト仮想アドレスは、１６ピツトのセグ
メントセレクタと、このセグメント内の３２ビツトのオ
フセットとで構成される。
ト仮想アドレスを３２ビツト線減（中間）アドレスに翻
訳する。４８ビツト仮想アドレスは、１６ピツトのセグ
メントセレクタと、このセグメント内の３２ビツトのオ
フセットとで構成される。
１６ビツトセグメントセレクタは、セグメントを識別し
、セグメント記述子嵌からのエントリイをアクセスする
ために用いられる。このセグメント記述子エントリイは
、セグメントのベースアドレスと、セグメントのサイズ
（リミット）と、セグメントの種々の７トリピユートと
を含む。この翻訳段階は、３２ビツト線型アドレスを得
るために、仮想アドレス内の３２ピントオフセツトにセ
グメントベースを加える。それと同時に、仮想アドレス
内の３２ビツトオフセツトはセグメントリミットと比較
てれ、アクセスの種類がセグメントアトリビュートに対
して調べられる。３２ピントオフセツトがセグメントリ
ミットの外側であるが、アクセスの種類がセグメントア
トリビュートにょシ許されないとすると、誤り（フォー
ルト）が発生てれて、アドレス指定処理過程が打切られ
る。
、セグメント記述子嵌からのエントリイをアクセスする
ために用いられる。このセグメント記述子エントリイは
、セグメントのベースアドレスと、セグメントのサイズ
（リミット）と、セグメントの種々の７トリピユートと
を含む。この翻訳段階は、３２ビツト線型アドレスを得
るために、仮想アドレス内の３２ピントオフセツトにセ
グメントベースを加える。それと同時に、仮想アドレス
内の３２ビツトオフセツトはセグメントリミットと比較
てれ、アクセスの種類がセグメントアトリビュートに対
して調べられる。３２ピントオフセツトがセグメントリ
ミットの外側であるが、アクセスの種類がセグメントア
トリビュートにょシ許されないとすると、誤り（フォー
ルト）が発生てれて、アドレス指定処理過程が打切られ
る。
ページング（第２の翻訳）が以下に説明する処理過程に
おいて２レベルペ一ジング表を用いて３２ピント線型ア
ドレスを３２ピントの物理アドレスに翻訳する。
おいて２レベルペ一ジング表を用いて３２ピント線型ア
ドレスを３２ピントの物理アドレスに翻訳する。
２つの段階は全く独立している。これにょ９（大きい）
セグメントをいくつがのページで構成でき、またはペー
ジをいくつかの（挙式い）セグメントで構成できる。
セグメントをいくつがのページで構成でき、またはペー
ジをいくつかの（挙式い）セグメントで構成できる。
セグメントは任意の境界（バウンダリ）でスタ−トさせ
ることができ、そのセグメントは任意の大きざにでき、
かクベージ境界でスタートすることに限定されず、また
はページの正確な倍数である長ぢを有することに限定さ
れない。これにより、セグメントで任意のアドレスでス
タートするメモリの別々に保護式れる領域を記述できる
ようにされ、かつ任意の大きさにできる。
ることができ、そのセグメントは任意の大きざにでき、
かクベージ境界でスタートすることに限定されず、また
はページの正確な倍数である長ぢを有することに限定さ
れない。これにより、セグメントで任意のアドレスでス
タートするメモリの別々に保護式れる領域を記述できる
ようにされ、かつ任意の大きさにできる。
それぞれ独特の保護アトリビュートと太き式を有するい
くつかの小さいセグメントを１つのページにまとめるた
めにセグメンテーションを使用できる。この場合には、
セグメンテーションは保護アトリビュートを与え、ペー
ジは別々に保護せねばならない関連するユニットの群を
物理メモリがマンピングする便利な方法を与える。
くつかの小さいセグメントを１つのページにまとめるた
めにセグメンテーションを使用できる。この場合には、
セグメンテーションは保護アトリビュートを与え、ペー
ジは別々に保護せねばならない関連するユニットの群を
物理メモリがマンピングする便利な方法を与える。
物理メモリの管理のために、非常に大きいセグメントを
小さいユニットに分解するのにページングを使用できる
。これにより、多数のページ記述子の使用を要求するの
ではなくて、メモリの別々に保護されるユニットのため
の単一の識別子（セグメント、セレクタ）および単一の
記述子（セグメント記述子）が与えられる。セグメント
内において、ページングにより、物理メモリ内での隣接
を要しない別々のページへと大きいセグメントをマツピ
ングできるようにするマンピングの付加的レベルが得ら
れる。実際には、一時に少数のページだけが物理メモリ
内に存在し、セグメントの残りの部分がディスクにマツ
プてれるようにして、ページングにより大きいセグメン
トをマンピングできる。ページングは大きいセグメント
内の下位構造の定義の支持も行う、たとえば、大きいセ
グメントのいくつかのページに保護を書込む支持をする
が他のページは書込み可能にしておける。
小さいユニットに分解するのにページングを使用できる
。これにより、多数のページ記述子の使用を要求するの
ではなくて、メモリの別々に保護されるユニットのため
の単一の識別子（セグメント、セレクタ）および単一の
記述子（セグメント記述子）が与えられる。セグメント
内において、ページングにより、物理メモリ内での隣接
を要しない別々のページへと大きいセグメントをマツピ
ングできるようにするマンピングの付加的レベルが得ら
れる。実際には、一時に少数のページだけが物理メモリ
内に存在し、セグメントの残りの部分がディスクにマツ
プてれるようにして、ページングにより大きいセグメン
トをマンピングできる。ページングは大きいセグメント
内の下位構造の定義の支持も行う、たとえば、大きいセ
グメントのいくつかのページに保護を書込む支持をする
が他のページは書込み可能にしておける。
セグメンテーションにより、プログラムにより使用され
る「自然（ナチュラル）」ユニット、すなわち、直線的
にアドレスてれるメモリの任意に大きさを定められた部
分に働きかける非常に包括的なモデルが与えられる。ペ
ージングにより物理メモリ、すなわち、７ステムの主記
憶装置と補助記憶装置、を管理するための非常に便利な
方法が与えられる。本発明においてそれら２つの方法を
組合せることにより、非常に融通性に富み、かつ強力な
保護モデルが得られる。
る「自然（ナチュラル）」ユニット、すなわち、直線的
にアドレスてれるメモリの任意に大きさを定められた部
分に働きかける非常に包括的なモデルが与えられる。ペ
ージングにより物理メモリ、すなわち、７ステムの主記
憶装置と補助記憶装置、を管理するための非常に便利な
方法が与えられる。本発明においてそれら２つの方法を
組合せることにより、非常に融通性に富み、かつ強力な
保護モデルが得られる。
マイクロプロセッサ全体のアーキテクチャ第１図におい
て、マイクロプロセッサは、バスインターフェイス装置
１４を含む。このバスインターフェイス装置１４は、３
２ビットアドレス信号の伝送を許すため、およびデータ
の３２ピントの送受信を行うためのバッファを含む。マ
イクロプロセッサの内部においては、バスインターフェ
イス装置１４は内部バス１９を介して交信する。
て、マイクロプロセッサは、バスインターフェイス装置
１４を含む。このバスインターフェイス装置１４は、３
２ビットアドレス信号の伝送を許すため、およびデータ
の３２ピントの送受信を行うためのバッファを含む。マ
イクロプロセッサの内部においては、バスインターフェ
イス装置１４は内部バス１９を介して交信する。
バスインターフェイス装置１４は、ＲＡＭ１３からの命
令をフェッチするためのブリフェッチ装置と、命令復号
器１６の命令装置と交信するブリフェッチ行列とを含む
。行列にされた命令は、８２ピントレジスタフアイルを
含む実行装置（算術論理装置）１８内で処理される。こ
の実行装置１８と復号器１６は内部バス１９と交信する
。
令をフェッチするためのブリフェッチ装置と、命令復号
器１６の命令装置と交信するブリフェッチ行列とを含む
。行列にされた命令は、８２ピントレジスタフアイルを
含む実行装置（算術論理装置）１８内で処理される。こ
の実行装置１８と復号器１６は内部バス１９と交信する
。
本発明はアドレス翻訳装置２０を中心として構成される
。この翻訳装置は２つの機能、すなわち、セグメント記
述子レジスタに関連する機能と、ページ記述子キャッシ
ュメモリに関連する機能とを実行する。このセグメント
レジスタの大部分は従来知られているものでおるが、第
２図を参照して詳しく説明する。ページキャッシュメモ
リについて、および主記憶装置１３に格納ぜれているペ
ージ表およびページダイレクトリとページキャッシュメ
モリとの相互作用については、第３図〜第７図を参照し
て説明する。それらは本発明の基礎を成すものである。
。この翻訳装置は２つの機能、すなわち、セグメント記
述子レジスタに関連する機能と、ページ記述子キャッシ
ュメモリに関連する機能とを実行する。このセグメント
レジスタの大部分は従来知られているものでおるが、第
２図を参照して詳しく説明する。ページキャッシュメモ
リについて、および主記憶装置１３に格納ぜれているペ
ージ表およびページダイレクトリとページキャッシュメ
モリとの相互作用については、第３図〜第７図を参照し
て説明する。それらは本発明の基礎を成すものである。
セグメンテーションメカニズム
第１図に示すセグメンテーション装置は実行装置１Ｂか
ら仮想アドレスを受け、適切なセグメンテーション情報
をアクセスする。レジスタはセグメントベースアドレス
を含む。このセグメントベースアドレスは仮想アドレス
からのオフセントとともに線２３を介してページ装置に
結合される。
ら仮想アドレスを受け、適切なセグメンテーション情報
をアクセスする。レジスタはセグメントベースアドレス
を含む。このセグメントベースアドレスは仮想アドレス
からのオフセントとともに線２３を介してページ装置に
結合される。
第２図は、セグメント記述子レジスタに新しいセグメン
トに対するマンピング情報がロードされた時の主記憶装
置内の衣のアクセス動作を示す。
トに対するマンピング情報がロードされた時の主記憶装
置内の衣のアクセス動作を示す。
セグメントフィールドは主記憶装置１３内のセグメント
記述子表に索引をつける。その衣の内容は、ベースアド
レスと、セグメント内のデータに関連するアトリビュー
トとを含む。ベースアドレスとオフセントは、比較器２
７においてセグメントリミットと比較される。その比較
器の出力は誤り信号を与える。マイクロプロセッサの一
部である加算器２６は、ベースとオフセントとを組合せ
て「物理」アドレスを線３１へ与える。そのアドレ、ス
はマイクロプロセッサにより物理アドレスとして使用で
き、またはページング装置により使用される。これは、
従来のマイクロプロセッサ（インテル２８６）のために
書かれためる種のプログラムに対して互換性を与えるた
めに行われる。インテル２８６の場合には物理アドレス
の空間は２４ピントである。
記述子表に索引をつける。その衣の内容は、ベースアド
レスと、セグメント内のデータに関連するアトリビュー
トとを含む。ベースアドレスとオフセントは、比較器２
７においてセグメントリミットと比較される。その比較
器の出力は誤り信号を与える。マイクロプロセッサの一
部である加算器２６は、ベースとオフセントとを組合せ
て「物理」アドレスを線３１へ与える。そのアドレ、ス
はマイクロプロセッサにより物理アドレスとして使用で
き、またはページング装置により使用される。これは、
従来のマイクロプロセッサ（インテル２８６）のために
書かれためる種のプログラムに対して互換性を与えるた
めに行われる。インテル２８６の場合には物理アドレス
の空間は２４ピントである。
種々の優先度レベルのような、採用される記述子につい
ての詳細を含むセグメントアトリビュートが米国特許第
４．４４２．４８４号に記述ちれている。
ての詳細を含むセグメントアトリビュートが米国特許第
４．４４２．４８４号に記述ちれている。
セグメンテーションメカニズムが先行技術において知ら
れているということを第２図の破Ｉ！２８の左側に示し
ている。
れているということを第２図の破Ｉ！２８の左側に示し
ている。
第１図のページ装置を含むページフィールドマツピング
のブロック３０、および主記憶装置に格納されているペ
ージダイレクトリおよびページ表とページフィールドマ
ツピングとの相互作用が、第３図〜第７図に示嘔れてい
る。
のブロック３０、および主記憶装置に格納されているペ
ージダイレクトリおよびページ表とページフィールドマ
ツピングとの相互作用が、第３図〜第７図に示嘔れてい
る。
ここで説明している実施例においては、セグメンテーシ
ョンメカニズムは影レジスタ（５ｈａｄ）ｖレジスタ）
を使用するが、ページングメカニズムで行われるように
、キャッシュメモリによりセグメンテーションメカニズ
ムを構成することもできる。
ョンメカニズムは影レジスタ（５ｈａｄ）ｖレジスタ）
を使用するが、ページングメカニズムで行われるように
、キャッシュメモリによりセグメンテーションメカニズ
ムを構成することもできる。
ページ記述子キャッシュメモリ
第３図において、第１図のページ装置２２のページ記述
子キャッシュメモリが、破線２２ｍの中に示されている
。このキャッシュメモリは２つのアレイ、すなわち、連
想記憶メモリ（コンテント・アドレブブル・メモリ、す
なわち、（ＣＡＭ） ３４と、ページデータ（ベース）
メモリ３５とを備える。
子キャッシュメモリが、破線２２ｍの中に示されている
。このキャッシュメモリは２つのアレイ、すなわち、連
想記憶メモリ（コンテント・アドレブブル・メモリ、す
なわち、（ＣＡＭ） ３４と、ページデータ（ベース）
メモリ３５とを備える。
両方のメモリは静的メモリセルにより構成嘔れる。
メモリ３４，３５の構成については、第６図を参照して
説明する。ＣＡＭ３４に使用される特定の回路と、それ
の独自のマスキング特徴を第７図および第８図を参照し
て説明する。
説明する。ＣＡＭ３４に使用される特定の回路と、それ
の独自のマスキング特徴を第７図および第８図を参照し
て説明する。
セグメント装置２１からの線をアドレスが第１図・のペ
ージ装置２２に結合てれる。第３図に示すように、この
線型アドレスは、２つのフィールド、すなわち、ページ
情報フィールド（２０ビツト）と変位（ディスプレース
メント）フィールド（１２ビツト）とを備える。また、
マイクロコードにより構成嘔れた４ピントのページアト
リビュートフィールドである。２０ビツトページ情報フ
イールドが、ＣＡＭ３４の内容と比較される。更に、４
つのアトリビュートピント（［ダーティ（ａｔｒｔｙ）
Ｊ、「バリッド（ｖａｌｉｄ） Ｊ、ｌ’−Ｕ／ＳＪお
よび「Ｗ／Ｒｊ）も、ヒントが起る前にＣＡＭ内のアト
リビュートピントにマンチせねばならない。（後で説明
するように、「マスキング」が使用てれる時には、これ
に対する例外がある。） ヒント状態に対しては、メモリ３５は２０ビツトベ一ス
語を与える。そのベース語は、第３図の加算器３６によ
９表てれるように、線型アドレス０１２ピント変位フィ
ールドに組合式れる。その結果得られた物理アドレスに
よって、主記憶装置１３内の４にバイトページフィール
ドからの選択が行われる。
ージ装置２２に結合てれる。第３図に示すように、この
線型アドレスは、２つのフィールド、すなわち、ページ
情報フィールド（２０ビツト）と変位（ディスプレース
メント）フィールド（１２ビツト）とを備える。また、
マイクロコードにより構成嘔れた４ピントのページアト
リビュートフィールドである。２０ビツトページ情報フ
イールドが、ＣＡＭ３４の内容と比較される。更に、４
つのアトリビュートピント（［ダーティ（ａｔｒｔｙ）
Ｊ、「バリッド（ｖａｌｉｄ） Ｊ、ｌ’−Ｕ／ＳＪお
よび「Ｗ／Ｒｊ）も、ヒントが起る前にＣＡＭ内のアト
リビュートピントにマンチせねばならない。（後で説明
するように、「マスキング」が使用てれる時には、これ
に対する例外がある。） ヒント状態に対しては、メモリ３５は２０ビツトベ一ス
語を与える。そのベース語は、第３図の加算器３６によ
９表てれるように、線型アドレス０１２ピント変位フィ
ールドに組合式れる。その結果得られた物理アドレスに
よって、主記憶装置１３内の４にバイトページフィール
ドからの選択が行われる。
ノーヒツト状態のためのページアドレス指定ページダイ
レクトリ１３ｍとページ表１３ｂとが主記憶装置１３に
格納されている（第４図参照）。
レクトリ１３ｍとページ表１３ｂとが主記憶装置１３に
格納されている（第４図参照）。
ページダイレクトリのためのベースアドレスがマイクロ
プロセッサから与えられる。そのダイレフトリが第４図
にページダイレクトリベース３８として示されている。
プロセッサから与えられる。そのダイレフトリが第４図
にページダイレクトリベース３８として示されている。
ページ情報フィールドの１０ビツトが、第４図の加算器
４０により示されているように、ページダイレクトリに
おいて索引として（４倍にされた後で）用いられる。ペ
ージダイレクトリは３２ビツト語を与える。この語の２
０ピントが、ページ表のためのベースとして使用で −
れる。ページ情報フィールドの他の１０ピントが、第４
図の加算器４１により示されているように、ページ表に
おいて索引として（４倍に嘔れた後で）同様に用いられ
る。ペース表も３２ビツト語を与見る。その語の２０ビ
ツトは、物理アドレスのページペースである。このペー
ジベースアドレスは、加算器４２において１２ビット変
位フィールドに組合されて３２ビツト物理アドレスを構
成する。
４０により示されているように、ページダイレクトリに
おいて索引として（４倍にされた後で）用いられる。ペ
ージダイレクトリは３２ビツト語を与える。この語の２
０ピントが、ページ表のためのベースとして使用で −
れる。ページ情報フィールドの他の１０ピントが、第４
図の加算器４１により示されているように、ページ表に
おいて索引として（４倍に嘔れた後で）同様に用いられ
る。ペース表も３２ビツト語を与見る。その語の２０ビ
ツトは、物理アドレスのページペースである。このペー
ジベースアドレスは、加算器４２において１２ビット変
位フィールドに組合されて３２ビツト物理アドレスを構
成する。
ページダイレクトリおよびページ表の１２ビツトフイー
ルドからの５ビツトが、アトリビュート、とくに「ダー
ティ」、「アクセス受」、「Ｕ／Ｓ」、ｒ Ｒ／ＷＪお
よび「プレゼント」のために用いられる。それらについ
ては後で第５因を参照して詳しく説明する。このフィー
ルドの残シのビットは割当てられていない。
ルドからの５ビツトが、アトリビュート、とくに「ダー
ティ」、「アクセス受」、「Ｕ／Ｓ」、ｒ Ｒ／ＷＪお
よび「プレゼント」のために用いられる。それらについ
ては後で第５因を参照して詳しく説明する。このフィー
ルドの残シのビットは割当てられていない。
ページダイレクトリとページ表からの格納されているア
トリビュートは、線型アドレスに関連するアトリビュー
ト情報の４ビツトとともに、制御論理回路７５に結合さ
れる。この論理回路の部分が後の図に水されている。そ
れについてはそれらの図を参照して説明する。
トリビュートは、線型アドレスに関連するアトリビュー
ト情報の４ビツトとともに、制御論理回路７５に結合さ
れる。この論理回路の部分が後の図に水されている。そ
れについてはそれらの図を参照して説明する。
ページダイレクトリ・アトリビュート
第５図には、ページダイレクトリ語と、ページ表語と、
ＣＡＭ語とが再び示されている。ページダイレクトリ語
の４ビツトに割当てられた保護／制御アトリビュートが
、括弧４３の中に示されている。１つの付加アトリビュ
ートを有する同じ４つのアトリビュートがページ表語の
ために用いられ、それらは括弧４４の中に示でれている
。ＣＡＭ語のために使用てれた４つのアトリビュートが
括弧４５の中に示されている。
ＣＡＭ語とが再び示されている。ページダイレクトリ語
の４ビツトに割当てられた保護／制御アトリビュートが
、括弧４３の中に示されている。１つの付加アトリビュ
ートを有する同じ４つのアトリビュートがページ表語の
ために用いられ、それらは括弧４４の中に示でれている
。ＣＡＭ語のために使用てれた４つのアトリビュートが
括弧４５の中に示されている。
アトリビュートは次の目的のために使用される。
１、「ダーティ（ＤＩＲＴＹ）Ｊ・・・このビットは、
ページが書込みを受は九かどうかを示す。あるページが
書込まれた時にそのピントは変えられる。
ページが書込みを受は九かどうかを示す。あるページが
書込まれた時にそのピントは変えられる。
このビットは、たとえば、ページ全体が「クリーン」で
ないことをオペレーティングシステムに知らせるために
用いられる。このピントは、ページ表とＣＡＭ（ページ
ダイレクトリではなく）に格納される。あるページが書
込まれる時にプロセッサはそのピントをページ表内にセ
ットする。
ないことをオペレーティングシステムに知らせるために
用いられる。このピントは、ページ表とＣＡＭ（ページ
ダイレクトリではなく）に格納される。あるページが書
込まれる時にプロセッサはそのピントをページ表内にセ
ットする。
２）［アクセス受（ＡＣＣＥＳＳＥＤ） Ｊ・・・この
ビットはページダイレクトリとページ表のみ（ＣＡＭで
なく）に格納式れ、ページがアクセスされたことを示す
ために用いられる。ページがアクセス嘔れると、そのビ
ットはメモリ内でプロセッサにより変えられる。ダーテ
ィビットとは異って、そのビットは、あるページが書込
みまたは読出しのためにアクセスされたかどうかを示す
。
ビットはページダイレクトリとページ表のみ（ＣＡＭで
なく）に格納式れ、ページがアクセスされたことを示す
ために用いられる。ページがアクセス嘔れると、そのビ
ットはメモリ内でプロセッサにより変えられる。ダーテ
ィビットとは異って、そのビットは、あるページが書込
みまたは読出しのためにアクセスされたかどうかを示す
。
３、 ｒＵ／ＳＪ ・・・このビットの状態は、ペ
ージの内容がユーザーおよび監督者がアクセス可能であ
る（２進「ｌ」）か、または監督者のみがアクセス可能
である（２進「Ｏ」）かを示す。
ージの内容がユーザーおよび監督者がアクセス可能であ
る（２進「ｌ」）か、または監督者のみがアクセス可能
である（２進「Ｏ」）かを示す。
４、 ｌ’−Ｒ／ＷＪ ・・・この書込み／読出し
保護ビｙ ）ハ、ヘ−シＩＦ−ユーサーレベルのプログ
ラムにより書込めるためには、２進「１」でなければな
らない。
保護ビｙ ）ハ、ヘ−シＩＦ−ユーサーレベルのプログ
ラムにより書込めるためには、２進「１」でなければな
らない。
５、「プレゼント（ＰＲＥＳＫＮＴ） Ｊ・・・ページ
表中のこのビットは、関連するページが物理メモリ内に
存在するかどうかを示す。ページダイレクトリ内のこの
ビットは、関連するページ界が物理メモリ内に存在する
かどうかを示す。
表中のこのビットは、関連するページが物理メモリ内に
存在するかどうかを示す。ページダイレクトリ内のこの
ビットは、関連するページ界が物理メモリ内に存在する
かどうかを示す。
６、［パリンド（ＶＡＬＩＤ）Ｊ −−・ＣＡＭ内のみ
に格納でれているこのピントは、Ｏｙの内容が妥当であ
るかどうかを示すために用いられる。このビットは初期
設定時に第１０）状態にセントされ、それから妥当なΩ
因語がロードされる時に変えられる。
に格納でれているこのピントは、Ｏｙの内容が妥当であ
るかどうかを示すために用いられる。このビットは初期
設定時に第１０）状態にセントされ、それから妥当なΩ
因語がロードされる時に変えられる。
ページダイレクトリおよびページ表からの５ビツトが制
御論理回路７５に結合されて、マイクロプロセッサ内で
適切な誤り信号を与える。
御論理回路７５に結合されて、マイクロプロセッサ内で
適切な誤り信号を与える。
ページダイレクトリおよびページ表からのユーザー／監
督者（Ｕ／Ｓ） ビットがゲート４６により示てれる
ように論理積操作をてれて、第３図のＣＡＭ３４に格納
式れるＲ／Ｗビットを与える。同様に、ページダイレク
トリおよびページ表からの読出し／書込み保護（Ｒ／Ｗ
） ビットがゲート４１により論理積操作をされて、Ｃ
ＡＭに格納されるＷ／Ｒピントを与える。ページ衣から
のダーティビットがＣＡＭに格納される。それらのゲー
トは、第４図に示されている制御論理回路７５の一部で
ある。
督者（Ｕ／Ｓ） ビットがゲート４６により示てれる
ように論理積操作をてれて、第３図のＣＡＭ３４に格納
式れるＲ／Ｗビットを与える。同様に、ページダイレク
トリおよびページ表からの読出し／書込み保護（Ｒ／Ｗ
） ビットがゲート４１により論理積操作をされて、Ｃ
ＡＭに格納されるＷ／Ｒピントを与える。ページ衣から
のダーティビットがＣＡＭに格納される。それらのゲー
トは、第４図に示されている制御論理回路７５の一部で
ある。
ＣＡＭに格納されているアトリビュートは、「自動的」
に試験される。その理由は、それらのアトリビュートが
アドレスの一部として取扱われ、マイクロコードからの
４ビツトにマツチさせられるから゛である。たとえば、
「ユーザー」書込みサイクルをＲ／Ｗ＝ ０でページ内
に起させることを線形アドレスが示すものとすると、妥
当なベージペースがＣＡＭに格納てれるとしても誤り状
態が生ずる。
に試験される。その理由は、それらのアトリビュートが
アドレスの一部として取扱われ、マイクロコードからの
４ビツトにマツチさせられるから゛である。たとえば、
「ユーザー」書込みサイクルをＲ／Ｗ＝ ０でページ内
に起させることを線形アドレスが示すものとすると、妥
当なベージペースがＣＡＭに格納てれるとしても誤り状
態が生ずる。
ページダイレクトリおよびページ表からのＵ／Ｓビット
の論理積操作により、キャッシュメモリに「最悪のケー
ス」が格納てれるようにする。同様に、Ｒ／Ｗの論理積
操作によりキャッシュメモリへ最悪のケースが与えられ
る。
の論理積操作により、キャッシュメモリに「最悪のケー
ス」が格納てれるようにする。同様に、Ｒ／Ｗの論理積
操作によりキャッシュメモリへ最悪のケースが与えられ
る。
ページ記述子キャッシュメモリの構成
ＣＡＭ３４は、第６図に示すように、各セットが４語を
含む８セントで構成される。このプレイにおけるマツチ
を見つけるために、２１ビツト（アドレス１７、アトリ
ビュート４）が用いられる。
含む８セントで構成される。このプレイにおけるマツチ
を見つけるために、２１ビツト（アドレス１７、アトリ
ビュート４）が用いられる。
各セットに格納されている４語からの４本の比較器線が
検出器に接続される。たとえば、セット１０）４語のた
めの比較器線が、検出器５３に接続されている。同様に
、セット２〜８それぞれの４９のための比較器線が検出
器に接続される。セット内のどの語がＣＡＭプレイへの
入力（２１ビツト）にマツチするかを判定するために、
検出器により比較器線が検査される。各検出器は、「ハ
ードワイヤード」ロジックを含む。そのロジックにより
、検出器に結合されている２０ビツトページ情報フイー
ルドからの３ビツトの状態に応じて、検出器の１つを選
択できるようにする。（このビットベージ情報フィール
ドの他の１７ビントは、ＣＡＭアレイに結合されている
ことに注意されたい。）説明のために、第６図には８つ
の検出器が用いられるものとする。ここで説明している
実施例においては、ただ１つの検出器が用いられ、検出
器に結合するための１組４本の線を選択する３ビツトに
ただ１つの検出器が用いられる。検出器自体は第８図に
水されている。
検出器に接続される。たとえば、セット１０）４語のた
めの比較器線が、検出器５３に接続されている。同様に
、セット２〜８それぞれの４９のための比較器線が検出
器に接続される。セット内のどの語がＣＡＭプレイへの
入力（２１ビツト）にマツチするかを判定するために、
検出器により比較器線が検査される。各検出器は、「ハ
ードワイヤード」ロジックを含む。そのロジックにより
、検出器に結合されている２０ビツトページ情報フイー
ルドからの３ビツトの状態に応じて、検出器の１つを選
択できるようにする。（このビットベージ情報フィール
ドの他の１７ビントは、ＣＡＭアレイに結合されている
ことに注意されたい。）説明のために、第６図には８つ
の検出器が用いられるものとする。ここで説明している
実施例においては、ただ１つの検出器が用いられ、検出
器に結合するための１組４本の線を選択する３ビツトに
ただ１つの検出器が用いられる。検出器自体は第８図に
水されている。
キャッシュメモリのデータ格納部分は、プレイ３５ａ〜
３５ｄとして示でれている４つのプレイに構成される。
３５ｄとして示でれている４つのプレイに構成される。
ＣＡＭの各セットに対応するデータ語は分配されて、１
語が４つのアレイの各アレイに格納される。たとえば、
セント１０）語１を有するヒツトにより選択されるデー
タ語（ペースアドレス）は、プレイ３５ａ内にあシ、セ
ット１０）語２を有するヒツトにより選択嘔れるデータ
語（ペースアドレス）は、アレイ３５ｂ内にある等であ
る。検出器を選択するために使用される３ビツトも各プ
レイ内の語を選択するために使用される。したがって、
同時に、語は、４つの各プレイから選択される。
語が４つのアレイの各アレイに格納される。たとえば、
セント１０）語１を有するヒツトにより選択されるデー
タ語（ペースアドレス）は、プレイ３５ａ内にあシ、セ
ット１０）語２を有するヒツトにより選択嘔れるデータ
語（ペースアドレス）は、アレイ３５ｂ内にある等であ
る。検出器を選択するために使用される３ビツトも各プ
レイ内の語を選択するために使用される。したがって、
同時に、語は、４つの各プレイから選択される。
アレイからの語の最後の選択はマルチプレクサを介して
行われる。このマルチプレクサは検出器内の４本の比較
器線により制御嘔れる。
行われる。このマルチプレクサは検出器内の４本の比較
器線により制御嘔れる。
キャッシュメモリがアクセス嘔れると、比較的遅い処理
過程であるマツチング処理過程が、２１ピントを用いて
開始される。他の３ビツトは４本の線のセットを直ちに
選択でき、検出器は比較器線における電位低下を検出す
るように作られる。
過程であるマツチング処理過程が、２１ピントを用いて
開始される。他の３ビツトは４本の線のセットを直ちに
選択でき、検出器は比較器線における電位低下を検出す
るように作られる。
（後で説明するように、全ての比較器（行）線は予め充
電式れ、選択された（ヒツト）線は充電されたままであ
るが、選択されない線は放電される。）同時に、選択嘔
れたセットからの４語がアレイ３５ａ〜３５ｄ内でアク
セスされる。マツチが起ると、そのセット内の語を検出
器は識別でき、その情報フィールドはマルチプレクサ５
５へ送られて、データ語の選択を行えるようにする。こ
の構成により、キャッシュメモリのアクセス時間が短縮
される。
電式れ、選択された（ヒツト）線は充電されたままであ
るが、選択されない線は放電される。）同時に、選択嘔
れたセットからの４語がアレイ３５ａ〜３５ｄ内でアク
セスされる。マツチが起ると、そのセット内の語を検出
器は識別でき、その情報フィールドはマルチプレクサ５
５へ送られて、データ語の選択を行えるようにする。こ
の構成により、キャッシュメモリのアクセス時間が短縮
される。
連想記憶メモリ（ＣＡＭ）
ＣＡＭプレイに結合てれる２１ビツトが第７図に再び示
されている。２１ビツトのうちの１７ビントが相補ゼネ
レータ兼オーバーライド回路５６に結合され、残シの４
ビツトすなわちアトリビュートビットがＶＵＤＷ論理回
路５７に結合される。第６図を参照して説明した検出器
の選択に関連する３ビツトは第７図は示していない。
されている。２１ビツトのうちの１７ビントが相補ゼネ
レータ兼オーバーライド回路５６に結合され、残シの４
ビツトすなわちアトリビュートビットがＶＵＤＷ論理回
路５７に結合される。第６図を参照して説明した検出器
の選択に関連する３ビツトは第７図は示していない。
回路５６は、各アドレス信号についての、真信号と、そ
の真信号に対する相補信号とを発生して、それらの信号
をＣＡＭアレイ中の線５９．６０のような並列線に結合
てせる。同様に、ＶＵＤＷ論理回路５７は、アトリビュ
ートビットについての、真信号と、その真信号に対する
相補信号とを発生して、それらの信号をυｙプレイ中の
並列線に結合させる。線５９．６０は、各真ピント線と
各相補ピント線に対してふた通りに作られる（すなわち
、２１対のビットおよびＺツボ線）。
の真信号に対する相補信号とを発生して、それらの信号
をＣＡＭアレイ中の線５９．６０のような並列線に結合
てせる。同様に、ＶＵＤＷ論理回路５７は、アトリビュ
ートビットについての、真信号と、その真信号に対する
相補信号とを発生して、それらの信号をυｙプレイ中の
並列線に結合させる。線５９．６０は、各真ピント線と
各相補ピント線に対してふた通りに作られる（すなわち
、２１対のビットおよびＺツボ線）。
ＣＡＭアレイ中の３２行中の各行は、線ｓ ８．７０の
ような一対の並列な行線を有する。セル６７のような通
常の静的メモリセルが各ビットおよび各Ｚツボ線（列）
の間に結合され、かつ行線対に関連嘔せられる。ここで
説明している実施例では、メモリセルは、ｐチャネルト
ランジスタを用いる通常の７リツプフロツプ静的メモリ
セルを備える。
ような一対の並列な行線を有する。セル６７のような通
常の静的メモリセルが各ビットおよび各Ｚツボ線（列）
の間に結合され、かつ行線対に関連嘔せられる。ここで
説明している実施例では、メモリセルは、ｐチャネルト
ランジスタを用いる通常の７リツプフロツプ静的メモリ
セルを備える。
データがプレイに書込まれる時に、各行線対（線７０）
のうちの１本の線が、メモリセルをビットおよびビット
線に結合できるようにする。さもないと、メモリセルの
内容が列線上のデータと比較式れ、その比較結果がヒン
ト線１８へ結合される。
のうちの１本の線が、メモリセルをビットおよびビット
線に結合できるようにする。さもないと、メモリセルの
内容が列線上のデータと比較式れ、その比較結果がヒン
ト線１８へ結合される。
その比較は各セルにそれぞれ組合でれている比較器によ
り行われる。比較器は、ｎチャネルトランジスタ６１〜
６４で構成される。比較器の各トランジスタ対、たとえ
ばトランジスタ６１．６２は、メモリセルの一方の側と
、反対側のピント線との間に結合される。
り行われる。比較器は、ｎチャネルトランジスタ６１〜
６４で構成される。比較器の各トランジスタ対、たとえ
ばトランジスタ６１．６２は、メモリセルの一方の側と
、反対側のピント線との間に結合される。
データがメモリセル６７に格納され、ビット線５９に最
も近いセルの結合点が高レベルでおると仮定する。ＣＡ
Ｍの内容が調べられると、最初にヒツト線６８がトラン
ジスタ６９を通じて予充電される。それから、ＣＡＭに
結合されている信号が列線へ与えられる。まず、線５９
が高レベルであると仮定する。線６０が低レベルである
から、トランジスタ６２は導通状態にならない。セルの
トランジスタ６３が接続でれている側が低レベルでらる
からトランジスタ６３は導通状態にならない。
も近いセルの結合点が高レベルでおると仮定する。ＣＡ
Ｍの内容が調べられると、最初にヒツト線６８がトラン
ジスタ６９を通じて予充電される。それから、ＣＡＭに
結合されている信号が列線へ与えられる。まず、線５９
が高レベルであると仮定する。線６０が低レベルである
から、トランジスタ６２は導通状態にならない。セルの
トランジスタ６３が接続でれている側が低レベルでらる
からトランジスタ６３は導通状態にならない。
そのような状態においては、線６Ｂは放電されず、セル
においてマツチが生じたことを示す。ヒツト線は、行に
沿って起る比較の論理積操作を行う。
においてマツチが生じたことを示す。ヒツト線は、行に
沿って起る比較の論理積操作を行う。
もしマツチが生じなければ、１つまたはそれ以上の比較
器がヒツト線を放電させる。
器がヒツト線を放電させる。
予充電中は回路５６．５７はオーバライド信号
１を発生して、全ての列線（ビットおよびビット線
の双方）のレベルを低くする。これにより、比較が開始
される前に比較器によるヒツト線からの放電が阻止され
る。
１を発生して、全ての列線（ビットおよびビット線
の双方）のレベルを低くする。これにより、比較が開始
される前に比較器によるヒツト線からの放電が阻止され
る。
比較器は、「２進１」状態を調べ、実際に「２進Ｏ」状
態を無視することに、注意すべきである。
態を無視することに、注意すべきである。
すなわち、たとえば、トランジスタ６４のゲートが高レ
ベル（線５９が高レベル）であると、トランジスタ６３
および６４が比較を制御する。同様に、ピント線６０が
高レベルであると、トランジスタ６１および６２が比較
を制御する。比較器のこの特徴によりセルを無視できる
。したがって、゛ ある語がＣＡＭに結合されたとす
ると、ビットおよびビット線を低レベルにすることによ
りるビットをマツチング処理からマスクできる。これに
より、セルの内容が列線上の状態をマツチさせるように
見えるように嘔れる。この特徴は、ＶＵＤＷ論理回路５
７により用いられる。
ベル（線５９が高レベル）であると、トランジスタ６３
および６４が比較を制御する。同様に、ピント線６０が
高レベルであると、トランジスタ６１および６２が比較
を制御する。比較器のこの特徴によりセルを無視できる
。したがって、゛ ある語がＣＡＭに結合されたとす
ると、ビットおよびビット線を低レベルにすることによ
りるビットをマツチング処理からマスクできる。これに
より、セルの内容が列線上の状態をマツチさせるように
見えるように嘔れる。この特徴は、ＶＵＤＷ論理回路５
７により用いられる。
論理回路５７に結合されているマイクロコード信号は、
アトリビュートビットの選択てれたピントのためのビッ
トおよびビット線をマイクロコードピントの関数として
低レベルにする。その結果として、そのピントに、関連
するアトリビュートは無視てれる。この動作は、たとえ
ば、監督モードにおいてＵ／８ビットを無視するために
使用される。
アトリビュートビットの選択てれたピントのためのビッ
トおよびビット線をマイクロコードピントの関数として
低レベルにする。その結果として、そのピントに、関連
するアトリビュートは無視てれる。この動作は、たとえ
ば、監督モードにおいてＵ／８ビットを無視するために
使用される。
すなわち、監督モードはユーザーデータをアクセスでき
る。同様に、読出しの時または監督モードの実行中に、
読出し／書込みビットを無視できる。
る。同様に、読出しの時または監督モードの実行中に、
読出し／書込みビットを無視できる。
読出しの時にはダーティビットも無視できる。
（この特徴はパリンドビットに対しては使用されない。
）
アトリビュートピントが主記憶装置に格納されている時
は、それらのアトリビュートビットをアクセスおよび調
べることができ、アクセス動作をたとえばＵ／Ｓビット
の１状態またはＯ状態を基にして制御するために論理回
路が使用ぢれる。しかし、キャッシュメモリには別々の
ロジックは使用てれない。実際に、ピントおよびビット
線を低レベルにすることにより、アトリビュートビット
のビットパターンがマツチきせられないとしても、マツ
チを許す（ｔたは誤りを阻止する）ことによって余分の
ロジックが与えられる。
は、それらのアトリビュートビットをアクセスおよび調
べることができ、アクセス動作をたとえばＵ／Ｓビット
の１状態またはＯ状態を基にして制御するために論理回
路が使用ぢれる。しかし、キャッシュメモリには別々の
ロジックは使用てれない。実際に、ピントおよびビット
線を低レベルにすることにより、アトリビュートビット
のビットパターンがマツチきせられないとしても、マツ
チを許す（ｔたは誤りを阻止する）ことによって余分の
ロジックが与えられる。
第８図に示すように、第６図からの検出器は、ゲー）８
１．８２，８３．８４のような複数のＮＯＲゲートを含
む。ＣＡＭ線の選択されたセットからの３本のヒント線
が、ゲート８１に結合てれる。それらの線が、線Ａ、Ｂ
、Ｃとして示でれている。それらの線の種々の組合せが
他の各ＮＯＲゲートに接続される。たとえば、ＮＯＲゲ
ート８４は、ヒント線り、Ａ、Ｂを受ける。各ＮＯＲゲ
ートの出力端子が、ＮＡＮＤゲート８６のようなＮＡＮ
Ｄゲートへの入力である。ある１つのヒント線が各ＮＡ
ＮＤゲートの１つの入力となる。そのヒント線は、ＮＯ
Ｒゲートへの入力ではない（４本のヒント線Ａ、Ｂ、Ｃ
，Ｄのうちの）１本の線である。その線は選択すべきセ
ントエントリイからのピント線でもある。たとえば、ゲ
ート８６は、ヒント線りに関連するセントを選択せねば
ならない。たとえば、ＮＯＲゲート８１０）場合には、
ヒント＃！ＤがＮＡＮＤゲート８６に結合される。同様
に、ＮＡＮＤゲート９０に対しては、ヒント線Ｃは、ゲ
ート８４の出力に加えて、このゲートへの入力である。
１．８２，８３．８４のような複数のＮＯＲゲートを含
む。ＣＡＭ線の選択されたセットからの３本のヒント線
が、ゲート８１に結合てれる。それらの線が、線Ａ、Ｂ
、Ｃとして示でれている。それらの線の種々の組合せが
他の各ＮＯＲゲートに接続される。たとえば、ＮＯＲゲ
ート８４は、ヒント線り、Ａ、Ｂを受ける。各ＮＯＲゲ
ートの出力端子が、ＮＡＮＤゲート８６のようなＮＡＮ
Ｄゲートへの入力である。ある１つのヒント線が各ＮＡ
ＮＤゲートの１つの入力となる。そのヒント線は、ＮＯ
Ｒゲートへの入力ではない（４本のヒント線Ａ、Ｂ、Ｃ
，Ｄのうちの）１本の線である。その線は選択すべきセ
ントエントリイからのピント線でもある。たとえば、ゲ
ート８６は、ヒント線りに関連するセントを選択せねば
ならない。たとえば、ＮＯＲゲート８１０）場合には、
ヒント＃！ＤがＮＡＮＤゲート８６に結合される。同様
に、ＮＡＮＤゲート９０に対しては、ヒント線Ｃは、ゲ
ート８４の出力に加えて、このゲートへの入力である。
このロジックの出力が書込みのためにイネーブルにてれ
ることを阻止するために、イネーブル読出し信号もその
ＮＡＮＤゲートに結合重れる。ＮＡＮＤゲートの線８７
のような出力は、第６図のマルチプレクサ５５を制御す
るために使用される。実際に、線８７上の信号のよりな
ＮＡＮＤゲートからの信号が、ｐチャネルトランジスタ
を介してマルチプレクサを制御する。説明のために、出
力線８９が接続でれている付加インバータ８８が示され
ている。
ることを阻止するために、イネーブル読出し信号もその
ＮＡＮＤゲートに結合重れる。ＮＡＮＤゲートの線８７
のような出力は、第６図のマルチプレクサ５５を制御す
るために使用される。実際に、線８７上の信号のよりな
ＮＡＮＤゲートからの信号が、ｐチャネルトランジスタ
を介してマルチプレクサを制御する。説明のために、出
力線８９が接続でれている付加インバータ８８が示され
ている。
この検出器の利点は、マルチプレクサ５５に予充電線の
使用を可能にすることである。あるいは、静的な装置を
使用できるが、そのためにはかな９多くの電力を必要と
する。第８図に示す構成により、インバータからの出力
は、１本のヒツト線の電位が低下するまで、同じ状態を
保つ。電位の低下が起ると、ただ１本の出力線の電位が
低下して、マルチプレクサが正しい語を選択できるよう
にする。
使用を可能にすることである。あるいは、静的な装置を
使用できるが、そのためにはかな９多くの電力を必要と
する。第８図に示す構成により、インバータからの出力
は、１本のヒツト線の電位が低下するまで、同じ状態を
保つ。電位の低下が起ると、ただ１本の出力線の電位が
低下して、マルチプレクサが正しい語を選択できるよう
にする。
セグメンテーションの九め、およびページングのために
、キャッシュメモリの２つのレベルを使用する独特なア
ドレス翻訳装置を説明した。各レベルに独立したデータ
アトリビュート制御（たとえば保護）が行われる。
、キャッシュメモリの２つのレベルを使用する独特なア
ドレス翻訳装置を説明した。各レベルに独立したデータ
アトリビュート制御（たとえば保護）が行われる。
第１図は本発明を現在実現しているマイクロプロセッサ
の全体のアーキテクチャを示すブロック図、第２図は第
１図のマイクロプロセッサにおいて実施てれるセグメン
テーションメカニズムを示すブロック図、第３図はペー
ジキャッシュメモリにおけるヒツトまたはマツチのため
のページフィールドマンピングを示すブロック図、第４
図は主記憶装置内のページダイレクトリとページ表が使
用されるような、第３図のページキャッシュメモリ内の
ヒント無しまたはマツチ無しに対するページフィールド
マツピングを示すブロック図、第５図はページキャッシ
ュメモリのページダイレクトリとページ界に格納されて
いるアトリビュートを示すために使用式れる線図、第６
図はページキャッシュメキ７リーに含まれている連想記
憶メモリとデータストレージの構成を示すブロック図、
第７図は第６図の連想記憶メモリの一部の電気回路図、
第８図は第６図の検出器に関連する論理回路の電気回路
図である。 １３・・・・主記憶装置、１４・・・・バスインターフ
ェイス装置、１６・・・・復号器、１８・・・・実行装
置、２０・・・・アドレス翻訳装置、２１・・・・セグ
メント装置、２２・・・・ページ装置、２７・・・・比
較器、３０・・・・ページフィールドマツピングブロッ
ク、３４・・・・連想記憶メモリ （ＣＡＭ） 、３５
・・・・ページデータメモリ、３８・・・・ページダイ
レクトリベース、５３・・・・検出器、５５・・・・マ
ルチプレクサ、５７・・・・ＶＵＤＷ論理回路、６７・
・・・メモリセル、１５・・・・制御論理回路。 特許出願人 インテル・コーポレーンヨン代理人
山川政樹（ｅビλ２名） ４侠４
の全体のアーキテクチャを示すブロック図、第２図は第
１図のマイクロプロセッサにおいて実施てれるセグメン
テーションメカニズムを示すブロック図、第３図はペー
ジキャッシュメモリにおけるヒツトまたはマツチのため
のページフィールドマンピングを示すブロック図、第４
図は主記憶装置内のページダイレクトリとページ表が使
用されるような、第３図のページキャッシュメモリ内の
ヒント無しまたはマツチ無しに対するページフィールド
マツピングを示すブロック図、第５図はページキャッシ
ュメモリのページダイレクトリとページ界に格納されて
いるアトリビュートを示すために使用式れる線図、第６
図はページキャッシュメキ７リーに含まれている連想記
憶メモリとデータストレージの構成を示すブロック図、
第７図は第６図の連想記憶メモリの一部の電気回路図、
第８図は第６図の検出器に関連する論理回路の電気回路
図である。 １３・・・・主記憶装置、１４・・・・バスインターフ
ェイス装置、１６・・・・復号器、１８・・・・実行装
置、２０・・・・アドレス翻訳装置、２１・・・・セグ
メント装置、２２・・・・ページ装置、２７・・・・比
較器、３０・・・・ページフィールドマツピングブロッ
ク、３４・・・・連想記憶メモリ （ＣＡＭ） 、３５
・・・・ページデータメモリ、３８・・・・ページダイ
レクトリベース、５３・・・・検出器、５５・・・・マ
ルチプレクサ、５７・・・・ＶＵＤＷ論理回路、６７・
・・・メモリセル、１５・・・・制御論理回路。 特許出願人 インテル・コーポレーンヨン代理人
山川政樹（ｅビλ２名） ４侠４
Claims (25)
- （１）マイクロプロセッサとデータメモリを含み、マイ
クロプロセッサは、仮想メモリアドレスを第２のメモリ
アドレスに翻訳するため、およびアトリビュートを基に
してデータを制御するためのセグメンテーションメカニ
ズムを有するマイクロプロセッサ装置において、 前記マイクロプロセッサと一体のページキャッシュメモ
リであって、前記第２のメモリアドレスの第１のフィー
ルドを受け、それを自己の内容と比較してある条件の下
で第２のフィールドを得るためのページキャッシュメモ
リを備え、 前記データメモリはページマッピングデータのためのス
トレージを含み、前記第２のメモリアドレスの前記第１
のフィールドは前記データメモリに結合されて、前記ペ
ージキャッシュメモリの前記ある条件が満されない時に
前記ページデータから第３のフィールドを選択し、 前記マイクロプロセッサ装置は、前記第２および第３の
フィールドのうちの１つを前記第１のアドレスからのオ
フセットフィールドに組合わせて前記データメモリのた
めの物理的アドレスを得る組合せ回路を含み、それによ
り前記データメモリの物理的なアドレス指定可能性が改
良されることを特徴とするマイクロプロセッサ装置。 - （２）特許請求の範囲第１項記載のマイクロプロセッサ
装置であって、前記ページキャッシュメモリと前記ペー
ジデータのための前記ストレージはメモリページのアト
リビュート上の情報を含むことを特徴とするマイクロプ
ロセッサ装置。 - （３）特許請求の範囲第２項記載のマイクロプロセッサ
装置であって、前記ページマッピングデータのための前
記ストレージは少くとも１つのページダイレクトリと少
くとも１つのページ表を備えることを特徴とするマイク
ロプロセッサ装置。 - （４）特許請求の範囲第３項記載のマイクロプロセッサ
装置であって、前記各ページダイレクトリと前記各ペー
ジ表は前記メモリページのための前記アトリビュートを
格納することを特徴とするマイクロプロセッサ装置。 - （５）特許請求の範囲第４項記載のマイクロプロセッサ
装置であって、前記ページダイレクトリと前記ページ表
に格納されている前記アトリビュートのうちの少くとも
いくつかは論理的に組合されて前記ページキャッシュメ
モリに格納されることを特徴とするマイクロプロセッサ
装置。 - （６）特許請求の範囲第５項記載のマイクロプロセッサ
装置であって、前記マイクロプロセッサは前記ページダ
イレクトリのためにページダイレクトリベースを与える
ことを特徴とするマイクロプロセッサ装置。 - （７）特許請求の範囲第６項記載のマイクロプロセッサ
装置であって、前記第１のフィールドの第１の部分は前
記ページダイレクトリ内の場所への索引を前記ページダ
イレクトリへ与えることを特徴とするマイクロプロセッ
サ装置。 - （８）特許請求の範囲第７項記載のマイクロプロセッサ
装置であって、前記ページダイレクトリ内の前記場所は
ページ表ベースを格納し、前記第１のフィールドの第２
の部分は前記データメモリ内のページ表場所への索引を
前記ページ表へ与えることを特徴とするマイクロプロセ
ッサ装置。 - （９）特許請求の範囲第８項記載のマイクロプロセッサ
装置であって、前記ページ表内の前記場所は前記データ
メモリ内のページへベースを与えることを特徴とするマ
イクロプロセッサ装置。 - （１０）特許請求の範囲第２項記載のマイクロプロセン
サ装置であって、前記ページキャッシュメモリは連想記
憶メモリ（ＣＡＭ）とページベースメモリを含み、前記
ＣＡＭの出力は前記データメモリのためのページベース
を前記ページベースメモリから選択することを特徴とす
るマイクロプロセッサ装置。 - （１１）特許請求の範囲第１０項記載のマイクロプロセ
ッサ装置であって、前記連想記憶メモリはデータメモリ
ページのアトリビュートを格納することを特徴とするマ
イクロプロセッサ装置。 - （１２）特許請求の範囲第１１項記載のマイクロプロセ
ンサ装置であって、前記連想記憶メモリは、前記比較中
に前記アトリビュートのうちの少くとも１つを選択的に
マスクする手段を含むことを特徴とするマイクロプロセ
ッサ装置。 - （１３）仮想メモリアドレスを第２のメモリアドレスに
翻訳するため、およびデータメモリセグメントのアトリ
ビュートを試験するためのセグメンテーションメカニズ
ムを有するマイクロプロセッサと、このマイクロプロセ
ッサに結合されるデータメモリとを含むマイクロプロセ
ッサ装置であって、前記マイクロプロセッサは自己と一
体のページキャッシュメモリを含んでいて、そのページ
キャッシュメモリは、前記第２のメモリアドレスの第１
のフィールドを受け、それを自己の内容と比較してある
条件の下で第２のフィールドを得るためのものであり、 前記データメモリはページマッピングデータのためのス
トレージを含み、前記第２のメモリアドレスの前記第１
のフィールドは前記データメモリに結合されて、前記ペ
ージキャッシュメモリの前記ある条件が満されない時に
前記ページデータから第３のフィールドを選択し、 前記マイクロプロセッサ装置は、前記第２および前記第
３のフィールドのうちの１つを前記第１のアドレスから
のオフセットフィールドに組合わせて前記データのため
の物理的アドレスを得る組合せ回路を含み、それにより
前記データメモリの物理的なアドレス指定可能性が改良
されるメモリ管理が改良されていることを特徴とするマ
イクロプロセンサ装置。 - （１４）特許請求の範囲第１３項記載の装置であって、
前記セグメンテーションメカニズムはセグメントベース
を与えるために前記マイクロプロセッサと一体のセグメ
ント記述子レジスタを備え、 前記データメモリは前記第１のアドレスのセグメントフ
ィールドによりアクセスされるセグメント記述子表を含
むことを特徴とするマイクロプロセッサ装置。 - （１５）特許請求の範囲第１４項記載の装置であって、
前記ページキャッシュメモリと、前記ページデータのた
めの前記ストロージはメモリページのアトリビュートに
ついての情報を含むことを特徴とするマイクロプロセッ
サ装置。 - （１６）特許請求の範囲第１５項記載の装置であって、
前記ページマッピングデータのための前記ストレージは
ページダイレクトリとページ表を備えることを特徴とす
るマイクロプロセッサ装置。 - （１７）特許請求の範囲第１６項記載の装置であって、
前記各ページダイレクトリと前記ページ表は前記メモリ
ページのための前記アトリビュートを格納することを特
徴とするマイクロプロセッサ装置。 - （１８）特許請求の範囲第１７項記載の装置であって、
前記ページダイレクトリと前記ページ表とに格納されて
いる前記アトリビュートのうちの少くともいくつかは論
理的に組合わされて、前記ページキャッシュメモリに格
納されることを特徴とするマイクロプロセッサ装置。 - （１９）データメモリにより動作するためにマイクロプ
ロセッサの一部として形成されるアドレス翻訳装置にお
いて、 仮想アドレスを受けてセグメントベースを与えるセグメ
ント記述子レジスタと、 ページキャッシュメモリと を備え、前記マイクロプロセッサは前記データメモリ内
のセグメント記述子表のアドレス指定を行えるようにす
るためにデータメモリのためのアドレスを与え、前記セ
グメント記述子表は前記セグメントベースアドレスを与
え、 第２のメモリアドレスを与えるために前記マイクロプロ
セッサは前記第２のベースアドレスと前記仮想アドレス
の一部を採用し、 前記ページキャッシュメモリは、前記第２のメモリアド
レスの第１のフィールドを受けて、それを自己の内容と
比較して、ある第２の条件の下で第２のフィールドを与
え、 前記第２の条件が満されない時に、前記マイクロプロセ
ッサは、前記第１のフィールドを前記データメモリ内の
ページデータ表へ与えて、前記第２のフィールドを与え
、 前記第２のフィールドは前記データメモリへページベー
スを与え、 それにより前記データメモリの物理的アドレス指定可能
性が改善されることを特徴とするデータメモリにより動
作するためにマイクロプロセッサの一部として形成され
るアドレス翻訳装置。 - （２０）特許請求の範囲第１９項記載の装置であって、
セグメント記述子レジスタはセグメントデータアトリビ
ュートを格納し、前記ページキャッシュメモリはページ
データを格納することを特徴とする装置。 - （２１）第１の信号を受け、それらの第１の信号と、そ
れらの第１の信号の補信号である第２の信号とを与える
複数のバッファと、 複数の全体として平行な線対であって、線対のそれぞれ
は前記第１および前記第２の信号の一方を受けるように
結合されている線対と、 各線対の間に結合され、前記線対に全体として垂直な行
に配置される複数のメモリセルと、それぞれ前記各セル
行に関連させられる複数の行比較器線と、 前記メモリセルに格納されている２進状態を前記第１の
信号および前記第２の信号と比較する複数の比較器であ
って、前記各メモリセルとそれのそれぞれの線対および
前記比較器線の間に結合されている比較器と、 前記線対からのデータを前記セルへロードするロード手
段と、 を備え、前記比較器のそれぞれの線対の双方がある２進
状態に保たれている時に前記比較器はディスエーブルに
され、 それにより、前記バッファの少くともいくつかから前記
ある２進状態を前記第１の信号と前記第２の信号へ与え
させ、前記セルの選択された１つのセルは前記比較のた
めに無視できることを特徴とする連想記憶メモリ装置。 - （２２）特許請求の範囲第２１項記載の装置であって、
前記行比較器線は予め充電される線であることを特徴と
する装置。 - （２３）特許請求の範囲第２２項記載の装置であって、
ストレージメモリを含み、このストレージメモリは複数
の部分を備え、データが全ての前記部分内でデータが同
時にアクセスされ、前記部分の１つからの出力は前記行
線を通じて選択されることを特徴とする装置。 - （２４）特許請求の範囲第２３項記載の装置であって、
所定数の前記行線に結合される検出器を含み、それらの
検出器は前記所定数の線のうちのどれが充電されたまま
であるかを検出することを特徴とする装置。 - （２５）特許請求の範囲第２４項記載の装置であって、
前記部分の１つからの前記出力の選択は前記検出器によ
り行われることを特徴とする装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US744389 | 1984-06-13 | ||
| US74438985A | 1985-06-13 | 1985-06-13 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61286946A true JPS61286946A (ja) | 1986-12-17 |
| JPH0622000B2 JPH0622000B2 (ja) | 1994-03-23 |
Family
ID=24992533
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60189994A Expired - Lifetime JPH0622000B2 (ja) | 1985-06-13 | 1985-08-30 | マイクロプロセツサ装置 |
Country Status (8)
| Country | Link |
|---|---|
| JP (1) | JPH0622000B2 (ja) |
| KR (1) | KR900005897B1 (ja) |
| CN (1) | CN1008839B (ja) |
| DE (1) | DE3618163C2 (ja) |
| FR (1) | FR2583540B1 (ja) |
| GB (2) | GB2176918B (ja) |
| HK (1) | HK53590A (ja) |
| SG (1) | SG34090G (ja) |
Families Citing this family (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1988007721A1 (en) * | 1987-04-02 | 1988-10-06 | Unisys Corporation | Associative address translator for computer memory systems |
| US5341483A (en) * | 1987-12-22 | 1994-08-23 | Kendall Square Research Corporation | Dynamic hierarchial associative memory |
| US5226039A (en) * | 1987-12-22 | 1993-07-06 | Kendall Square Research Corporation | Packet routing switch |
| US5761413A (en) | 1987-12-22 | 1998-06-02 | Sun Microsystems, Inc. | Fault containment system for multiprocessor with shared memory |
| US5251308A (en) * | 1987-12-22 | 1993-10-05 | Kendall Square Research Corporation | Shared memory multiprocessor with data hiding and post-store |
| US5055999A (en) * | 1987-12-22 | 1991-10-08 | Kendall Square Research Corporation | Multiprocessor digital data processing system |
| CA2078312A1 (en) | 1991-09-20 | 1993-03-21 | Mark A. Kaufman | Digital data processor with improved paging |
| CA2078315A1 (en) * | 1991-09-20 | 1993-03-21 | Christopher L. Reeve | Parallel processing apparatus and method for utilizing tiling |
| US5313647A (en) * | 1991-09-20 | 1994-05-17 | Kendall Square Research Corporation | Digital data processor with improved checkpointing and forking |
| US5895489A (en) * | 1991-10-16 | 1999-04-20 | Intel Corporation | Memory management system including an inclusion bit for maintaining cache coherency |
| GB2260629B (en) * | 1991-10-16 | 1995-07-26 | Intel Corp | A segment descriptor cache for a microprocessor |
| CN1068687C (zh) * | 1993-01-20 | 2001-07-18 | 联华电子股份有限公司 | 存录多段语音的存储器动态分配方法 |
| EP0613090A1 (de) * | 1993-02-26 | 1994-08-31 | Siemens Nixdorf Informationssysteme Aktiengesellschaft | Verfahren zur Prüfung der Zulässigkeit von direkten Speicherzugriffen in Datenverarbeitungsanlagen |
| US5548746A (en) * | 1993-11-12 | 1996-08-20 | International Business Machines Corporation | Non-contiguous mapping of I/O addresses to use page protection of a process |
| US5590297A (en) * | 1994-01-04 | 1996-12-31 | Intel Corporation | Address generation unit with segmented addresses in a mircroprocessor |
| US6622211B2 (en) * | 2001-08-15 | 2003-09-16 | Ip-First, L.L.C. | Virtual set cache that redirects store data to correct virtual set to avoid virtual set store miss penalty |
| KR100406924B1 (ko) * | 2001-10-12 | 2003-11-21 | 삼성전자주식회사 | 내용 주소화 메모리 셀 |
| US7689485B2 (en) | 2002-08-10 | 2010-03-30 | Cisco Technology, Inc. | Generating accounting data based on access control list entries |
| GB2411027B (en) | 2002-11-18 | 2006-03-15 | Advanced Risc Mach Ltd | Control of access to a memory by a device |
| GB2396034B (en) | 2002-11-18 | 2006-03-08 | Advanced Risc Mach Ltd | Technique for accessing memory in a data processing apparatus |
| US7171539B2 (en) | 2002-11-18 | 2007-01-30 | Arm Limited | Apparatus and method for controlling access to a memory |
| GB2396930B (en) | 2002-11-18 | 2005-09-07 | Advanced Risc Mach Ltd | Apparatus and method for managing access to a memory |
| US7149862B2 (en) | 2002-11-18 | 2006-12-12 | Arm Limited | Access control in a data processing apparatus |
| US7900017B2 (en) * | 2002-12-27 | 2011-03-01 | Intel Corporation | Mechanism for remapping post virtual machine memory pages |
| WO2005017754A1 (en) * | 2003-07-29 | 2005-02-24 | Cisco Technology, Inc. | Force no-hit indications for cam entries based on policy maps |
| US20060090034A1 (en) * | 2004-10-22 | 2006-04-27 | Fujitsu Limited | System and method for providing a way memoization in a processing environment |
| GB2448523B (en) * | 2007-04-19 | 2009-06-17 | Transitive Ltd | Apparatus and method for handling exception signals in a computing system |
| US8799620B2 (en) | 2007-06-01 | 2014-08-05 | Intel Corporation | Linear to physical address translation with support for page attributes |
| KR101671494B1 (ko) | 2010-10-08 | 2016-11-02 | 삼성전자주식회사 | 공유 가상 메모리를 이용한 멀티 프로세서 및 주소 변환 테이블 생성 방법 |
| FR3065826B1 (fr) * | 2017-04-28 | 2024-03-15 | Patrick Pirim | Procede et dispositif associe automatises aptes a memoriser, rappeler et, de maniere non volatile des associations de messages versus labels et vice versa, avec un maximum de vraisemblance |
| KR102686380B1 (ko) * | 2018-12-20 | 2024-07-19 | 에스케이하이닉스 주식회사 | 메모리 장치, 이를 포함하는 메모리 시스템 및 그것의 동작 방법 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA784373A (en) * | 1963-04-01 | 1968-04-30 | W. Bremer John | Content addressed memory system |
| GB1281387A (en) * | 1969-11-22 | 1972-07-12 | Ibm | Associative store |
| US3761902A (en) * | 1971-12-30 | 1973-09-25 | Ibm | Functional memory using multi-state associative cells |
| GB1457423A (en) * | 1973-01-17 | 1976-12-01 | Nat Res Dev | Associative memories |
| GB1543736A (en) * | 1976-06-21 | 1979-04-04 | Nat Res Dev | Associative processors |
| US4376297A (en) * | 1978-04-10 | 1983-03-08 | Signetics Corporation | Virtual memory addressing device |
| GB1595740A (en) * | 1978-05-25 | 1981-08-19 | Fujitsu Ltd | Data processing apparatus |
| US4377855A (en) * | 1980-11-06 | 1983-03-22 | National Semiconductor Corporation | Content-addressable memory |
| GB2127994B (en) * | 1982-09-29 | 1987-01-21 | Apple Computer | Memory management unit for digital computer |
| US4442482A (en) * | 1982-09-30 | 1984-04-10 | Venus Scientific Inc. | Dual output H.V. rectifier power supply driven by common transformer winding |
| USRE37305E1 (en) * | 1982-12-30 | 2001-07-31 | International Business Machines Corporation | Virtual memory address translation mechanism with controlled data persistence |
-
1985
- 1985-08-08 GB GB8519991A patent/GB2176918B/en not_active Expired
- 1985-08-30 FR FR858512931A patent/FR2583540B1/fr not_active Expired - Lifetime
- 1985-08-30 JP JP60189994A patent/JPH0622000B2/ja not_active Expired - Lifetime
- 1985-09-05 KR KR1019850006490A patent/KR900005897B1/ko not_active Expired
- 1985-09-06 CN CN85106711A patent/CN1008839B/zh not_active Expired
-
1986
- 1986-05-23 GB GB8612679A patent/GB2176920B/en not_active Expired
- 1986-05-30 DE DE3618163A patent/DE3618163C2/de not_active Expired - Lifetime
-
1990
- 1990-05-15 SG SG340/90A patent/SG34090G/en unknown
- 1990-07-19 HK HK535/90A patent/HK53590A/xx not_active IP Right Cessation
Non-Patent Citations (2)
| Title |
|---|
| INDUSTRIELL DATATEKNIK=1985 * |
| PORCEEDINGS OF THE IEEE=1984 * |
Also Published As
| Publication number | Publication date |
|---|---|
| GB2176918A (en) | 1987-01-07 |
| KR900005897B1 (ko) | 1990-08-13 |
| FR2583540A1 (fr) | 1986-12-19 |
| JPH0622000B2 (ja) | 1994-03-23 |
| GB2176920B (en) | 1989-11-22 |
| DE3618163C2 (de) | 1995-04-27 |
| GB8612679D0 (en) | 1986-07-02 |
| FR2583540B1 (fr) | 1991-09-06 |
| SG34090G (en) | 1990-08-03 |
| DE3618163A1 (de) | 1986-12-18 |
| GB8519991D0 (en) | 1985-09-18 |
| CN1008839B (zh) | 1990-07-18 |
| GB2176918B (en) | 1989-11-01 |
| KR870003427A (ko) | 1987-04-17 |
| GB2176920A (en) | 1987-01-07 |
| HK53590A (en) | 1990-07-27 |
| CN85106711A (zh) | 1987-02-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5321836A (en) | Virtual memory management method and apparatus utilizing separate and independent segmentation and paging mechanism | |
| KR900005897B1 (ko) | 마이크로프로세서 시스템과 그 메모리 운용장치 | |
| US5784709A (en) | Translating buffer and method for translating addresses utilizing invalid and don't care states | |
| US5412787A (en) | Two-level TLB having the second level TLB implemented in cache tag RAMs | |
| US5173872A (en) | Content addressable memory for microprocessor system | |
| KR920005280B1 (ko) | 고속 캐쉬 시스템 | |
| US5526504A (en) | Variable page size translation lookaside buffer | |
| US5319763A (en) | Data processor with concurrent static and dynamic masking of operand information and method therefor | |
| US4924375A (en) | Page interleaved memory access | |
| US5696925A (en) | Memory management unit with address translation function | |
| EP0496288B1 (en) | Variable page size per entry translation look-aside buffer | |
| US5051889A (en) | Page interleaved memory access | |
| US5276833A (en) | Data cache management system with test mode using index registers and CAS disable and posted write disable | |
| US4580240A (en) | Memory arrangement operable as a cache and a local memory | |
| US4812969A (en) | Address translation unit | |
| US5053951A (en) | Segment descriptor unit for performing static and dynamic address translation operations | |
| US5265227A (en) | Parallel protection checking in an address translation look-aside buffer | |
| US7236421B1 (en) | Read-modify-write memory using read-or-write banks | |
| US5341500A (en) | Data processor with combined static and dynamic masking of operand for breakpoint operation | |
| US6493812B1 (en) | Apparatus and method for virtual address aliasing and multiple page size support in a computer system having a prevalidated cache | |
| JPS604494B2 (ja) | キヤツシユ記憶システム | |
| JPH06131265A (ja) | 完全連想キャッシュメモリおよびキャッシュメモリ装置 | |
| JPH0315211B2 (ja) | ||
| US4737909A (en) | Cache memory address apparatus | |
| US5928352A (en) | Method and apparatus for implementing a fully-associative translation look-aside buffer having a variable numbers of bits representing a virtual address entry |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |