JPH0622000B2 - マイクロプロセツサ装置 - Google Patents

Description

【発明の詳細な説明】 〔利用分野〕 本発明は、とくにマイクロプロセツサ装置において、メ
モリ管理のためのアドレス翻訳装置の分野に関するもの
である。

〔従来技術〕

メモリ管理のために周知のメカニズムが多くある。ある
装置においては、大きいアドレス（仮想アドレス）がよ
り小さい物理アドレスに翻訳される。他の装置において
は、たとえば、バンクスイツチングを用いることによ
り、大きいメモリ空間をアクセスするために小さいアド
レスが使用される。本発明は、前者の部類、すなわち、
限られた物理メモリをアクセスするために大きい仮想ア
ドレスが使用されるような部類に関するものである。

メモリ管理装置においては、種々の保護メカニズムを設
けることも知られている。たとえば、ユーザーがオペレ
ーテイングシステムを書込むこと、またはおそらくオペ
レーテイングシステムを外部ボートへ読出すことすらも
阻止できる。後でわかるように、本発明は、データに
「アトリビュート」を２つの異なるレベルで割当てる、
より広い制御スキームの一部として保護メカニズムを実
現するものである。

本発明に最も近いと本願発明者が考えている先行技術が
米国特許第4,442,484 号に開示されている。その米国特
許には、市販されているマイクロプロセツサ（インテル
(Intel) 286 ) において具体化されているメモリ管理お
よび保護メカニズムが開示されている。そのマイクロプ
ロセツサは、セグメントベースアドレス、リミツト情
報、およびアトリビユート（たとえば保護ビツト）を含
むセグメントテーシヨン記述子レジスタを含む。セグメ
ント記述子表およびセグメント記述子レジスタは、とも
に、優先度レベルや保護のタイプ等のような各種の制御
メカニズムを定めるビツトを含む。

インテル286 の１つの問題は、セグメントオフセツトが
64K バイトに限定されることである。インテル286 は、
セグメント用の物理メモリに連続する場所を必要とする
が、それを維持することは常に容易であるとは限らな
い。後でわかるように、本発明の装置の１つの利点は、
セグメントオフセツトが物理アドレスの空間と同じ大き
さであることである。また、本発明の装置は、インテル
286 において見られる従来のセグメンテーシヨンメカニ
ズムないし機能に対して互換性をもつことである。前記
米国特許に開示されている従来の装置およびそれの商業
的な実現（インテル286 マイクロプロセツサ）と、本発
明との差違、更に本発明のその他の利点は、以下の説明
から明らかであろう。

〔発明の概要〕

この明細書においては、マイクロプロセツサおよびデー
タメモリを含むマイクロプロセツサ装置の改良について
説明する。マイクロプロセツサは仮想メモリアドレスを
第２のメモリアドレス（線型アドレス）に翻訳するた
め、およびデータメモリセグメントのアトリビユートを
試験および制御するためのセグメンテーシヨンメカニズ
ムないし機能を含む。本発明の改良は、ヒツト(hit)状
態またはマツチ (match)状態に対する線型（リニア）ア
ドレスから第１のフイールドを翻訳するために、マイク
ロプロセツサにページキヤツシユメモリを含む。データ
メモリは、ベージマツピングデータとくにページダイレ
クトリおよびページ表をも格納する。ページキヤツシユ
メモリにおいてヒツトが生じなければ、第１のフイール
ドは、ページダイレクトリとページ表をアクセスする。
ページキヤツシユメモリまたはページ表からの出力は、
メモリ内のページのための物理ベースアドレスを与え
る。線型アドレスの別のフイールドはページ内にオフセ
ツトを与える。

ページキヤツシユメモリとデータメモリ内のページマツ
ピングデータは、特定のページ中のデータのアトリビユ
ートを表す信号を格納する。それらのアトリビユート
は、読出しおよび書込みの保護を含み、ページが以前に
書込まれたかどうかおよびその他の情報を示す。重要な
ことは、ページレベル保護は、ページ内のデータのうち
セグメントアトリビュートとは別で、区別されるデータ
の第２段の制御を行うことである。

〔実施例〕

以下、図面参照して本発明を詳しく説明する。

本発明のマイクロプロセツサ装置の好適な実施例は、マ
イクロプロセツサ１０（第１図）を含む。このマイクロ
プロセツサは、相補の金属一酸化物−半導体（CMOS）処
理を用いて１枚のシリコン基板上に作られる。多くの周
知のCMOS法のうちのいずれも採用できる。本発明はｎチ
ヤネル、バイポーラ、 SOS等のような他の技術で実現す
ることもできる。

ある条件に対するメモリ管理メカニズムは、主記憶装置
に格納されている表をアクセスすることを必要とする。
マイクロプロセツサ装置のための主記憶装置として機能
するランダムアクセスメモリ（RAM ）１３が、第１図に
示されている。ダイナミツクメモリを用いるRAMのよう
な通常のRAMを使用できる。

第１図に示すように、マイクロプロセツサ１０は３２ビ
ツトの物理アドレスを有し、マイクロプロセツサ自体は
３２ビツトのマイクロプロセツサである。ドライバ、数
学的プロセツサ等のような、マイクロプロセツサにおい
て一般的に使用されている他の部品は、第１図には示し
ていない。

要 点 本発明のメモリ管理はセグメンテーシヨンとページング
を使用する。セグメントというのは、ページ翻訳を記述
するために使用されるページ表とは異なる１組のセグメ
ント記述子表により定義される。２つのメカニズムは完
全に異なり、独立している。２種類のマツピングメカニ
ズムを用いて、仮想アドレスが２段階で分離アドレスに
翻訳される。第１の段階に対してセグメンテーシヨン技
術が使用され、第２の翻訳段階のためにページング技術
が使用される。セグメンテーシヨン技術のみで１段階翻
訳を行うために、ページング技術を使用しないこともで
きる。この１段階翻訳はインテル286 に適合する。

セグメンテーシヨン（第１の翻訳段階）は、48ビツト仮
想アドレスを３２ビツト線型（中間）アドレスに翻訳す
る。４８ビツト仮想アドレスは、１６ビツトのセグメン
トセレクタと、このセグメント内の３２ビツトのオフセ
ツトとで構成される。１６ビツトセグメントセレクタ
は、セグメントを識別し、セグメント記述子表からのエ
ントリイをアクセスするために用いられる。このセグメ
ント記述子エントリイは、セグメントのベースアドレス
と、セグメントのサイズ（リミツト）と、セグメントの
種々のアトリビユートとを含む。この翻訳段階は、３２
ビツト線型アドレスを得るために、仮想アドレス内の３
２ビツトオフセツトにセグメントベースを加える。それ
と同時に、仮想アドレス内の３２ビツトオフセツトはセ
グメントリミツトを比較され、アクセスの種類がセグメ
ントアトリビユートに対して調べられる。３２ビツトオ
フセツトがセグメントリミツトの外側であるか、アクセ
スの種類がセグメントアトリビユートにより許されない
とすると、誤り（フオールト）が発生されて、アドレス
指定処理過程が打切られる。

ページング（第２の翻訳段階）が以下に説明する処理過
程において２レベルページング表を用いて32ビツト線型
アドレスを３２ビツトの物理アドレスに翻訳する。

２つの段階は全く独立している。これにより（大きい）
セグメントをいくつかのページで構成でき、またはペー
ジをいくつかの（小さい）セグメントで構成できる。

セグメントは任意の境界（バウンダリ）でスタートさせ
ることができ、そのセグメントは任意の大きさにでき、
かつページ境界でスタートすることに限定されず、また
はページの正確な倍数である長さを有することに限定さ
れない。これにより、セグメントで任意のアドレスでス
タートするメモリの別々に保護される領域を記述できる
ようにされ、かつ任意の大きさにできる。

それぞれ独特の保護アトリビユートと大きさを有するい
くつかの小さいセグメントを１つのページにまとめるた
めにセグメンテーシヨンを使用できる。この場合には、
セグメンテーシヨンは保護アトリビユートを与え、ペー
ジは別々に保護せねばならない関連するユニツトの群を
物理メモリがマツピングする便利な方法を与える。

物理メモリの管理のために、非常に大きいセグメントを
小さいユニツトに分解するのにページングを使用でき
る。これにより、名数のページ記述子の使用を要求する
のではなくて、メモリの別々に保護されるユニツトのた
めの単一の識別子（セグメントセレクタ）および単一の
記述子（セグメント記述子）が与えられる。セグメント
内において、ページングにより、物理メモリ内での隣接
を要しない別々のページへと大きいセグメントをマツピ
ングできるようにするマツピングの付加的レベルが得ら
れる。実際には、一時に小数のページだけが物理メモリ
内に存在し、セグメントの残りの部分がデイスクにマツ
プされるようにして、ページングにより大きいセグメン
トをマツピングできる。ページングは大きいセグメント
内の下位構造の定義の支持も行う、たとえば、大きいセ
グメントのいくつかのページに保護を書込む支持をする
が他のページは書込み可能にしておける。

セグメンテーシヨンにより、プログラムにより使用され
る「自然（ナチユラル）」ユニツト、すなわち、直線的
にアドレスされるメモリの任意に大きさを定められた部
分に働きかける非常に包括的なモデルが与えられる。ペ
ージングにより物理メモリ、すなわち、システムの主記
憶装置と補助記憶装置、を管理するための非常に便利な
方法が与えられる。本発明においてそれら２つの方法を
組合せることにより、非常に融通性に富み、かつ強力な
保護モデルが得られる。

マイクロプロセツサ全体のアーキテクチヤ 第１図において、マイクロプロセツサは、バスインター
フエイス装置１４を含む。このバスインターフエイス装
置１４は、３２ビツトアドレス信号の伝送を許すため、
およびデータの３２ビツトの送受信を行うためのバツフ
アを含む。マイクロプロセツサの内部においては、バス
インターフエイス装置１４は内部バス１９を介して交信
する。バスインターフエイス装置１４は、RAM13 からの
命令をフエツチするためのプリフエツチ装置と、命令複
号器１６の命令装置と交信するプリフエツチ行列とを含
む。行列にされた命令は、３ビツトレジスタフアイルを
含む実行装置（算術論理装置）１８内で処理される。こ
の実行装置１８と複号器１６は内部バス１９と交信す
る。

本発明はアドレス翻訳装置２０を中心として構成され
る。この翻訳装置は２つの機能、すなわち、セグメント
記述子レジスタに関連する機能と、ページ記述子キヤツ
シユメモリに関連する機能とを実行する。このセグメン
トレジスタの大部分は従来知られているものであるが、
第２図を参照して詳しく説明する。ページキヤツシユメ
モリについて、および主記憶装置１３に格納されている
ページ表およびページダイレクトリとページキヤツシユ
メモリとの相互作用については、第３図〜第７図を参照
して説明する。それらは本発明の基礎を成すものであ
る。

セグメンテーシヨンメカニズム 第１図に示すセグメンテーシヨン装置２１は実行装置１
８から仮想アドレスを受け、レジスタから適切なセグメ
ンテーシヨン情報をアクセスする。レジスタはセグメン
トベースアドレスを含む。このセグメントベースアドレ
スは仮想アドレスからのオフセツトとともに線２３を介
してページ装置２２に結合される。

第２図は、セグメンテーシヨンレジスタに新しいセグメ
ントに対するマツピング情報がロードされた時の主記憶
装置内の表のアクセス動作を示す。セグメントフイール
ドは主記憶装置１３内のセグメント記述子表にインデッ
クス（索引）となる。その表の内容は、ベースアドレス
と、セグメント内のデータに関連するアトリビユートと
を含む。ベースアドレスとオフセツトは、比較器２７に
おいてセグメントリミツトと比較される。リミツトを越
えていれば、その比較器の出力は誤り（フオールト）信
号を与える。マイクロプロセツサーの一部である加算器
２６は、ベースとオフセツトとを組合せて「物理」アド
レスを線３１へ与える。そのアドレスはマイクロプロセ
ツサにより物理アドレスとして使用でき、またはページ
ング装置２２により使用される。これは、従来のマイク
ロプロセツサ（インテル286 ）のために書かれたある種
のプログラムに対して互換性を与えるために行われる。
インテル286 の場合には物理アドレスの空間は２４ビツ
トである。

種々の優先度レベルのような、採用される記述子につい
ての詳細を含むセグメントアトリビユートが米国特許第
4,442,484 号に記述されている。

セグメンテーシヨンメカニズムが先行技術において知ら
れるということを第２図の破線２８の左側に示してい
る。

第１図のページ装置を含むページフイールドマツピング
のブロツク３０、および主記憶装置に格納されているペ
ージダイレクトリおよびページ表とページフイールドマ
ツピングとの相互作用が、第３図〜第７図に示されてい
る。

ここで説明している実施例においては、セグメンテーシ
ヨンメカニズムは影レジスタ（shadowレジスタ）を使用
するが、ページングメカニズムで行われるように、キヤ
ツシユメモリによりセグメンテーシヨンメカニズムを構
成することもできる。

ページ記述子キヤツシユメモリ 第３図において、第１図のページ装置２２のページ記述
子キヤツシユメモリが、破線22a の中に示されている。
このキヤツシユメモリは２つのアレイ、すなわち連想記
憶メモリ（コンテント・アドレサブル・メモリ、すなわ
ち、 CAM）３４と、ページデータ（ベース）メモリ３５
とを備える。両方のメモリは静的メモリセルにより構成
される。メモリ３４，３５の構成については、第６図を
参照して説明する。CAM ３４に使用される特定の回路
と、それの独自のマスキング特徴を第７図および第８図
を参照して説明する。

セグメント装置２１からの線型アドレスが第１図のペー
ジ装置２２に結合される。第３図に示すように、この線
型アドレスは、２つのフイールド、すなわち、ページ情
報フイールド（２０ビツト）と変位（デイスプレースメ
ント）フイールド（12ビツト）とを備える。また、マイ
クロコードにより構成された４ビツトのページアトリビ
ユートフイールドもある。２０ビツトページ情報フイー
ルドが、CAM3 ４のタグ（内容）と比較される。更に、
４つのアトリビユートビツト（「ダーテイ(dirty)」、
「バリツド(valid)」、「U/S」および「W/R」）も、ヒ
ツトが起る前にCAM内のアトリビユートビツトにマツチ
せねばならない。（後で説明するように、「マスキン
グ」が使用される時には、これに対する例外がある。） ヒツト状態に対しては、メモリ３５は２０ビツトベース
語を与える。そのベース語は、第３図の加算器３６によ
り表されるように、線型アドレスの１２ビツト変位フイ
ールドに組合される。その結果得られた物理アドレスに
よつて、主記憶装置１３内の４K バイトページフイール
ドからの選択が行われる。

ノーヒツト状態のためのページアドレス指定 ページダイレクトリ13a とページ表13b とが主記憶装置
１３に格納されている（第４図参照）。ページダイレク
トリのためのベースアドレスがマイクロプロセツサから
与えられる。そのベースアドレスが第４図にページダイ
レクトリベース３８として示されている。ページ情報フ
イールドの１０ビツトが、第４図の加算器４０により示
されているように、ページダイレクトリにおいて索引と
して（４倍にされた後で）用いられる。ページダイレク
トリは３２ビツト語を与える。この語の２０ビツトが、
ページ表のためのベースとして使用される。ページ情報
フイールドの他の１０ビツトが、第４図の加算器４１に
より示されているように、ページ表において索引として
（４倍にされた後で）同様に用いられる。ページ表も３
２ビツト語を与える。その語の２０ビツトは、物理アド
レスのページベースである。このページベースアドレス
は、加算器４２において１２ビツト変位フイールドに組
合されて３２ビツト物理アドレスを構成する。

ページダイレクトリおよびページ表の１２ビツトフイー
ルドからの５ビツトが、アトリビユート、とくに「ダー
テイ」、「アクセス受」、「U/S」、「R/W」および「プ
レゼント」のために用いられる。それらについつては後
で第５図を参照して詳しく説明する。このフイードの残
りのビツトは割当てられていない。

ページダイレクトリとページ表からの格納されているア
トリビユートは、線型アドレスに関連するアトリビユー
ト情報の４ビツトとともに、制御論理回路７５に結合さ
れる。この論理回路の部分が後の図に示されている。そ
れについてはそれらの図を参照して説明する。

ページダイレクトリ・アトリビユート 第５図には、ページダイレクトリ語と、ページ表語と、
CAM語とが再び示されている。ページダイレクト語の４
ビツトに割当てられた保護／制御アトリビユートが、括
弧４３の中に示されている。１つの付加アトリエビユー
トを有する同じ４つのアトリエビユートがページ表語の
ために用いられ、それらは括弧４４の中に示されてい
る。 CAM語のために使用された４つのアトリビユートが
括弧45の中に示されている。

アトリビユートは次の目的のために使用される。

１． 「ダーテイ(DIRTY)」・・・このビツトは、ペー
ジが書込みを受けたかどうかを示す。あるページが書込
まれた時にそのビツトは変えられる。このビツトは、た
とえば、ページ全体が「クリーン」でないことをオペレ
ーテイングシステムに知らせるために用いられる。この
ビツトは、ページ表とCAM（ページダイレクトリではな
く）に格納される。あるページが書込まれる時にプロセ
ツサはそのビツトをページ表内にセツトする。

２． 「アクセス受(ACCESSED）」・・・このビツトは
ページダイレクトリとページ表のみ（CAMでなく）に格
納され、ページがアクセスされたことを示すために用い
られる。ページがアクセスされると、そのビツトはメモ
リ内でプロセツサにより変えられる。ダーテイビツトと
は異つて、そのビツトは、あるページが書込みまたは読
出しのためにアクセスされたかどうかを示す。

３． 「U/S」・・・このビツトの状態は、ページの内
容がユーザーおよび監督者がアクセス可能である（２進
「1」 ）か、または監督者のみがアクセス可能である（２
進「0」 ）かを示す。

４． 「R/W」・・・この書込み／読出し保護ビツト
は、ページにユーザーレベルのプログラムにより書込め
るためには、２進「1」でなければならない。

５． 「プレゼント(PRESENT) 」・・・ページ表中のこ
のビツトは、関連するページが物理メモリ内に存在する
かどうかを示す。ページダイレクトリ内のこのビツト
は、関連するページ表が物理メモリ内に存在するかどう
かを示す。

６． 「バリツド(VALID)」・・・ CAM内のみに格納さ
れているこのビツトは、 CAMの内容が妥当であるかどう
かを示すために用いられる。このビツトは初期設定時に
第１の状態にセツトされ、それから妥当なCAM語がロー
ドされる時に変えられる。

ページダイレクトリおよびページ表からの５ビツトが制
御論理回路７５に結合されて、マイクロプロセツサ内で
適切な誤り信号を与える。

ページダイレクトリおよびページ表からのユーザー／監
督者（U/S）ビツトがゲート４６により示されるように
論理積操作をされて、第３図のCAM ３４に格納されるR/
Wビツトを与える。同様に、ページダイレクトリおよび
ページ表からの読出し／書込み保護（R/W）ビツトがゲ
ート４７により論理積操作をされて、CAMに格納されるW
/Rビツトを与える。ページ表からのダーテイビツトがCA
Ｍに格納される。それらのゲートは、第４図に示されて
いる制御論理回路７５の一部である。

CAMい格納されているアトリビユートは、「自動的」に
試験される。その理由は、それらのアトリビユートがア
ドレスの一部として取扱われ、マイクロコードからの４
ビツトにマツチさせられるからである。たとえば、「ユ
ーザー」書込みサイクルをR/W=0 でページ内に起こさせ
ることを線形アドレスが示すものとすると、妥当なペー
ジベースがCAMに格納されるとしても誤り状態を生ず
る。

ページダイレクトリおよびページ表からのU/S ビツトの
論理積操作により、キヤツシユメモリに「最悪のケー
ス」が格納されるようにする。同様にR/Wの論理積操作
によりキヤツシユメモリへ最悪のケースが与えられる。

ページ記述子キヤツシユメモリの構成 CAM ３４は、第６図に示すように、各セツトが４語を含
む８セツトで構成される。このアレイにおけるマツチを
見つけるために、２１ビツト（アドレス１７、アトリビ
ユート４）が用いられる。各セツトに格納されている４
語からの４本の比較器線が検出器に接続される。たとえ
ば、セツト１の４語のための比較器線が、検出器５３に
接続されている。同様に、セツト２〜８それぞれの４語
のための比較器線が検出器に接続されている。セツト内
のどの語がCAMアレイの入力（２１ビツト）にマツチす
るかを判定するために、検出器により比較器線が検査さ
れる。各検出器は、「ハードワイヤード」ロジツクを含
む。そのロジツクにより、検出器に結合されている２０
ビツト情報フイールドからの３ビツトの状態に応じて、
検出器の１つを選択できるようにする。（このビツトペ
ージ情報フイールドの他の１７ビツトは、 CAMアレイに
結合されていることに注意されたい。）説明のために、
第６図には８つの検出器が用いられるものとする。ここ
で説明している実施例においては、ただ１つの検出器が
用いられ、検出器に結合するための１組４本の線を選択
する３ビツトにただ１つの検出器が用いられる。検出器
自体は第８図に示されている。

キヤツシユメモリのデータ格納部分は、アレイ35a 〜35
d として示されている４つのアレイに構成される。 CAM
の各セツトに対応するデータ語に分配されて、１語が４
つのアレイの各アレイに格納される。たとえば、セツト
１の語１とのヒツトにより選択されるデータ語（ベース
アドレス）は、アレイ35a 内にあり、セツト１の語２と
のヒツトにより選択されるデータ語（ベースアドレス）
は、アレイ35b 内にある等である。検出器を選択するた
めに使用される３ビツトも各アレイ内の語を選択するた
めに使用される。したがつて、同時に、語は、４つの各
アレイから選択される。アレイからの語の最後の選択は
マルチブレクサを介して行われる。このマルチプレクサ
は検出器内の４本の比較器線により制御される。

キヤツシユメモリがアクセスされると、比較的遅い処理
過程であるマツチング処理過程が、２１ビツトを用いて
開始される。他の３ビツトは４本の線のセツトを直ちに
選択でき、検出器は比較器線における電位低下を検出す
るように作られる。（後で説明するように、全ての比較
器（行）線は予め充電され、選択された（ヒツト）線は
充電されたままであるが、選択されない線は放電され
る。）同時に、選択されたセツトからの４語がアレイ35
a 〜35d 内でアクセスされる。マツチが起ると、そのセ
ツト内の語を検出器は識別でき、その情報フイールドは
マルチプレクサ５５へ送られて、データ語の選択を行え
るようにする。この構成により、キヤツシユメモリのア
クセス時間が短縮される。

連想記憶メモリ（CAM） CAMアレイに結合される２１ビツトが第７図に再び示さ
れている。２１ビツトのうちの１７ビツトが相補ゼネレ
ータ兼オーバーライド回路５６に結合され、残りの４ビ
ツトすなわちアトリビユートビツトがVUDW論理回路５７
に結合される。第６図を参照して説明した検出器の選択
に関連する３ビツトは第７図は示していない。

回路５６は、各アドレス信号についての、真信号と、そ
の真信号に対する相補信号とを発生して、それらの信号
をCAMアレイ中の線５９，６０のような並列線に結合さ
せる。同様に、 VUDW論理回路５７は、アトリビユート
ビツトについての、真信号と、その真信号に対する相補
信号とを発生して、それらの信号をCAMアレイ中の並列
線に結合させる。線５９，６０は、各真ビツト線と各相
補ビツト線に対してふた通りに作られる（すなわち、２
１対のビツトおよび CAMアレイ中の３２行中の各行は、線６８，７０のよう
な一対の並列な行線を有する。セル６７のような通常の
静的メモリセルが各ビツトおよび各 （列）の間に結合され、かつ行線対に関連させられる。
ここで説明している実施例では、メモリセルは、ｐチヤ
ネルトランジスタを用いる通常のフリツプフロツプ静的
メモリセルを備える。データがアレイに書込まれる時
に、各行線対のうちの１本（線７０）が、メモリセルを
ビツト線および この結合できるようにする。書込みでない場合、メモリ
セルの内容が列線上のデータと比較され、その比較結果
がヒツト線６８へ結合される。その比較は各セルにそれ
ぞれ組合されている比較器により行われる。比較器は、
ｎチヤネルトランジスタ６１〜６４で構成される。比較
器の各トランジスタ対、たとえばトランジスタ６１，６
２は、メモリセルの一方の側と、反対側のビツト線との
間に結合される。

データがメモリセル６７に格納され、ビツト線５９に最
も近いセルの結合点が高レベルであると仮定する。 CAM
の内容が調べられると、最初にヒツト線６８がトランジ
スタ６９を通じて予充電される。それから、 CAMに結合
されている信号が列線へ与えられる。まず、線５９が高
レベルであると仮定する。線６０が低レベルであるか
ら、トランジスタ６２は導通状態にならない。セルのト
ランジスタ６３が接続されている側が低レベルであるか
らトランジスタ６３は導通状態にならない。そのような
状態においては、線６８は放電されず、セルにおいてマ
ツチが生じたことを示す。ヒツト線は、行に沿つて起る
比較の論理積操作を行う。もしマツチが生じなければ、
１つまたはそれ以上の比較器がヒツト線を放電させる。

予充電中は回路５６，５７はオーバライド信号を発生し
て、全ての列線（ビツトおよび の双方）のレベルを低くする。これにより、比較が開始
される前に比較器によるヒツト線からの放電が阻止され
る。

比較器は、「２進１」状態を調べ、実際に「２進０」状
態を無視することに、注意すべきである。すなわち、た
とえば、トランジスタ６４のゲートが高レベル（線５９
が高レベル）であると、トランジスタ６３および６４が
比較を制御する。同様に、 ６０が高レベルであると、トランジスタ６１および６２
が比較を制御する。比較器のこの特徴によりセルを無視
できる。したがつて、ある語がCAMに結合されたとする
と、ビツトおよび を低レベルにすることによりあるビツトをマツチング処
理からマスクできる。これにより、セルの内容が列線上
の状態をマツチさせるように見えるようにされる。この
特徴は、VUDW論理回路５７により用いられる。

論理回路５７に結合されているマイクロコード信号は、
アトリビユートビツトの選択されたビツトのためのビツ
トおよび をマイクロコードビツトの関数として低レベルにする。
その結果として、そのビツトに関連するアトリビユート
は無視される。この動作は、たとえば、監督モードにお
いてU/Sビツトを無視するために使用される。すなわ
ち、監督モードはユーザーデータをアクセスできる。同
様に、読出しの時または監督モードの実行中に、読出し
／書込みビツトを無視できる。読出しの時にはデーテイ
ビツトも無視できる。（この特徴はバリツドピツトに対
しては使用されない。） アトリピユートビツトが主記憶装置に格納されている時
は、それらのアトリビユートビツトをアクセスおよび調
べることができ、アクセス動作をたとえばU/Sビツトの
１状態または０状態を基にして制御するために論理回路
が使用される。しかし、キヤツシユメモリには別々のロ
ジツクは使用されない。実際に、ビツトおよび を低レベルにすることにより、アトリビユートビツトの
ビツトパターンがマツチさせられないとしても、マツチ
を許す（または誤りを阻止する）ことによつて余分のロ
ジツクが与えらえる。

第８図に示すように、第６図からの検出器は、ゲート8
1,82,83,84のような複数のNORゲートを含む。CAM線の選
択されたセツトからの３本のヒツト線が、ゲート８１に
結合される。それらの線が、線Ａ，Ｂ，Ｃとして示され
ている。それらの線の種々の組合せが他の各NORゲート
に接続される。たとえば、NORゲート８４は、ヒツト線
Ｄ，Ａ，Ｂを受ける。各NORゲートの出力端子が、NAND
ゲート８６のようなNANDゲートへの入力である。ある１
つのヒツト数が各NANDゲートの１つの入力となる。その
ヒツト線は、NORゲートへの入力ではない（４本のヒツ
ト線A,B,C,Dのうちの）１本の線である。その線は選択
すべきセツトエントリイからのビツト線でもある。たと
えば、ゲート８６は、ヒツト線Ｄに関連するセツトを選
択せねばならない。たとえば、NORゲート８１の場合に
は、ヒツト線ＤがNANDゲート８６に結合される、同様
に、NANDゲート９０に対しては、ヒツト線Ｃは、ゲート
８４の出力に加えて、このゲートへの入力である。この
ロジツクの出力が書込みのためにイネーブルにされるこ
とを阻止するために、イネーブル読出し信号もそのNAND
ゲートに結合される。NANDゲートの線８７のような出力
は、第６図のマルチプレクサ５５を制御するために使用
される。実際に、線８７上の信号のようなNANDからの信
号が、ｐチヤネルトランジスタを介してマルチプレクサ
を制御する。説明のために、出力線８９が接続されてい
る付加インバータ８８が示されている。

この検出器の利点は、マルチプレクサ５５に予充電線の
使用を可能にすることである。あるいは、静的な装置を
使用できるが、そのためにはかなり多くの電力を必要と
する。第８図に示す構成により、インバータからの出力
は、１本のヒツト線の電位が低下するまで、同じ状態を
保つ。電位の低下が起ると、ただ１本の出力線の電位が
低下して、マルチプレクサが正しい語を選択できるよう
にする。

セグメンテーシヨンのため、およびページングのため
に、キヤツシユメモリの２つのレベルを使用する独特な
アドレス翻訳装置を説明した。各レベルに独立したデー
タアトリビユート制御（たとえば保護）が行われる。

【図面の簡単な説明】

第１図は本発明を現在実現しているマイクロプロセツサ
の全体のアーキテクチヤを示すブロツク図、第２図は第
１図のマイクロプロセツサにおいて実施されるセグメン
テーシヨンメカニズムを示すブロツク図、第３図はペー
ジキヤツシユメモリにおけるヒツトまたはマツチのため
のページフイールドマツピングを示すブロツク図、第４
図は主記憶装置内のページダイレクトリとページ表が使
用されるような、第３図のページキヤツシユメモリ内の
ヒツト無しまたはマツチ無しに対するページフイールド
マツピングを示すブロツク図、第５図はページキヤツシ
ユメモリのページダイレクトリとページ表に格納されて
いるアトリビユートを示すために使用される線図、第６
図はページキヤツシユメモリに含まれている連想記載メ
モリとデータストレージの構成を示すブロツク図、第７
図は第６図の連想記憶メモリの一部の電気回路図、第８
図は第６図の検出器に関連する論理回路の電気回路図で
ある。 １３……主記憶装置、１４……バスインターフエイス装
置、１６……復号器、１８……実行装置、２０……アド
レス翻訳装置、２１……セグメント装置、２２……ペー
ジ装置、２７……比較器、３０……ページフイールドマ
ツピングブロツク、３４……連想記憶メモリ（CAM）、
３５……ページデータメモリ、３８……ページダイレク
トリベース、５３……検出器、５５……マルチプレク
サ、５７……VUDW論理回路、67……メモリセル、７５…
…制御論理回路。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−84755（ＪＰ，Ａ) 特公 昭55−40950（ＪＰ，Ｂ２)

Claims (4)

【特許請求の範囲】
1. 【請求項１】マイクロプロセッサ装置であって、 (a) 仮想メモリアドレスを与えるためのアドレスレジス
   タ手段と、 (b) 前記マイクロプロセッサ装置のアドレス端子および
   データ端子のインターフェイスを与えるバスインターフ
   ェイス装置と、 (c) 前記アドレスレジスタ手段から仮想メモリアドレス
   を受けるアドレス翻訳装置にして、 (i) セグメント・ベースアドレスおよび可変長のリミッ
   トを格納する、少なくとも１つのセグメント記述子レジ
   スタと、前記仮想メモリアドレスの少なくとも一部が、
   前記リミットとの比較により、前記リミットを越えてい
   るときに誤り信号を発生する比較器とを有し、前記セグ
   メント・ベースアドレスを前記仮想アドレスの一部に加
   えて、ページ情報フィールドおよびオフセットを有する
   線型アドレスを生成するセグメント装置を有し； (ii)固定サイズのページのメモリアドレスを表す、複数
   のページエントリと、それらのページエントリのための
   タグとを格納するページ・キャッシュと、タグを前記線
   型アドレスの前記ページ情報フィールドと比較してマッ
   チ状態の合図をする手段とを有し、それによりマッチ状
   態の時には、前記ページエントリの１つに対応したペー
   ジエントリ出力が生成され； (iii)マッチ状態にないことが示されると、ページ・ベ
   ースアドレスと前記ページ情報フィールドの少なくとも
   一部とからページテーブルアドレスを発生して前記バス
   インターフェイス装置へ送り、そして、当該ページテー
   ブルアドレスに応じている、前記ページエントリの１つ
   に対応したページテーブルエントリを前記バスインター
   フェイス装置から受ける、ページテーブルアドレス手段
   を有するアドレス翻訳装置と、 (d) (i)前記セグメント装置からの前記線型アドレス、
   または、 (ii)前記ページキャッシュからのページエントリ出力若
   しくわ前記ページテーブルアドレス手段からのページテ
   ーブルエントリと、前記線型アドレスのオフセットとを
   組み合わせたもの を受けるよう結合され、前記バスインターフェイス装置
   に与える物理アドレスを生成するアドレス発生装置と を備えた、マイクロプロセッサ装置。
2. 【請求項２】特許請求の範囲第１項記載の装置におい
   て、前記ページテーブルエントリを格納し、前記アドレ
   ス端子を介して受ける物理アドレスによりアクセスされ
   る外部のメモリが、組み合わされている ことを特徴とするマイクロプロセッサ装置。
3. 【請求項３】メモリ管理装置であって： (a) 任意長さのセグメントに分けられる仮想アドレス空
   間を有する仮想メモリ装置において相互に独立なセグメ
   ンテーションおよびページングを使用してメモリ管理を
   行うマイクロプロセッサ装置にして、内部メモリを含む
   複数の機能部を有し、アドレスおよびデータのための複
   数の端子を有しているマイクロプロセッサ装置と、 (b) アドレスおよびデータのための前記複数の端子によ
   りアドレスできる外部メモリとを備えており； 前記マイクロプロセッサ装置が、 (i) 前記複数の機能部間において情報を送る内部バス
   と、 (ii)この内部バスと、アドレスおよびデータのための前
   記複数の端子との間において情報を送るためのバスイン
   ターフェイス装置と、 (iii)仮想アドレス空間の或るロケーションに対応して
   いる仮想メモリアドレスにして、メモリ管理装置におけ
   るページング機能に関係をもたない情報のみをそれぞれ
   有している仮想メモリアドレスを与えるためのアドレス
   レジスタと、 (iv)前記アドレスレジスタから前記仮想メモリアドレス
   を受けるアドレス翻訳装置にして、 (iv-A)セグメント記述子を格納する少なくとも１つのセ
   グメント記述子レジスタにして、そのセグメント記述子
   が、セグメントについてのページング操作をされるかさ
   れないかについての参照なしに、セグメントを記述する
   情報を与え、少なくともセグメント・ベースアドレスお
   よびセグメント長を含むものである、少なくとも１つの
   セグメント記述子レジスタと、 仮想アドレスの少なくとも一部をセグメント長と比較し
   て、仮想アドレスの前記一部が、前記セグメント長を越
   えているとき、誤り信号を発生し、前記セグメント・ベ
   ースアドレスと仮想アドレスの前記一部とを組合せて、
   ページ情報フィールドおよびページ変位フィールドを有
   する線型アドレスを生成する、第１の回路と を有するセグメント装置と、 (iv-B)このセグメント装置とは独立に動作し、前記線型
   アドレスを受けるページ装置にして、 (1)固定長のページのメモリアドレスを表わす、複数の
   ページエントリ及びこれらのページエントリのためのタ
   グを格納するページキャッシュと、 (2)前記線型アドレスの前記ページ情報フィールドを前
   記タグと比較し、前記ページ情報フィールドが前記タグ
   の１つにマッチしていれば、前記ページエントリの１つ
   に対応したページエントリ出力を生成する第２の回路
   と、 (3)前記第２の回路に応じて、もし、前記ページ情報フ
   ィールドが前記タグの何れともマッチしていなければ、
   固定長のページの１つのベースアドレスと、前記線型ア
   ドレスの前記ページ情報フィールドの少なくとも一部と
   から、ページテーブルアドレスを生成し、そのページテ
   ーブルアドレスを前記内部バスへ送り、このようにして
   前記内部バスへ送ったページテーブルアドレスに応じて
   前記内部バスからページテーブルエントリを受ける、 ページテーブルアドレス回路と を有するページ装置と、 (iv-C) (i)前記線型アドレスを受けて、受けた線型アド
   レスと同じ物理アドレスを生成するか、(ii)前記ページ
   変位フィールドと、前記ページキャッシュからのページ
   エントリ出力若しくはページテーブルアドレス回路から
   のページテーブルエントリとを受けて、ページエントリ
   出力，ページテーブルエントリのうちの受けたものと、
   前記ページ変位フィールドとを組み合わせて物理アドレ
   スを生成し、その物理アドレスをアドレスおよびデータ
   のための前記複数の端子へ前記内部バスを介して送る、
   アドレス発生回路と を有するアドレス翻訳装置と を備えており； 前記外部メモリは、前記セグメント記述子レジスタへ送
   るために複数のセグメント記述子を格納している、 メモリ管理装置。
4. 【請求項４】コンピュータ装置において、セグメンテー
   ションおよびページングの双方を実行するメモリ管理を
   行う方法であって、 (a) セグメンテーション処理のための入力として、セグ
   メント記述子テーブルへのアドレス情報およびオフセッ
   トを含む仮想アドレスと、前記セグメント記述子テーブ
   ルへの前記アドレス情報によりアドレスできるセグメン
   ト記述子テーブルとを与える過程と、 (b) 前記セグメンテーションの出力として線型アドレス
   を与える過程と、 (c) 前記線型アドレスを、 (i) 主記憶装置へのアドレス用の物理アドレスとして使
   用するか、または、 (ii)前記線型アドレスを含む入力のセットと、前記セグ
   メンテーション処理のための前記入力以外の入力のセッ
   トとに基づいて、物理アドレスを発生する、ページング
   処理への入力として使用する 過程と、 (d) 前記物理アドレスを、システムバスを介して前記主
   記憶装置へのアクセスをするために用いる過程と を備えたメモリ管理を行う方法。