JPS6129072B2 - - Google Patents
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- Publication number
- JPS6129072B2 JPS6129072B2 JP59152901A JP15290184A JPS6129072B2 JP S6129072 B2 JPS6129072 B2 JP S6129072B2 JP 59152901 A JP59152901 A JP 59152901A JP 15290184 A JP15290184 A JP 15290184A JP S6129072 B2 JPS6129072 B2 JP S6129072B2
- Authority
- JP
- Japan
- Prior art keywords
- timing signal
- word line
- word
- electrode
- misfet
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims 1
- 239000003990 capacitor Substances 0.000 description 8
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
Description
【発明の詳細な説明】
この発明は、タイミング信号によつてワード線
が駆動されるMISメモリ回路、例えばダイナミツ
クMIS（金属絶縁膜半導体）メモリ回路に関す
る。
が駆動されるMISメモリ回路、例えばダイナミツ
クMIS（金属絶縁膜半導体）メモリ回路に関す
る。
ダイナミツクMISメモリ回路は、記憶容量に蓄
積される電荷の有無を利用するものである。
積される電荷の有無を利用するものである。
この記憶容量には、ワード線で制御されるスイ
ツチングMISFETを介して、書き込みがなされ
るため、電源電圧側レベルの情報を書き込み際、
このMISFETにおけるしきい値電圧分だけ充電
電圧レベルが低下する（書込みレベルとワード線
の制御レベルが同一のとき）。
ツチングMISFETを介して、書き込みがなされ
るため、電源電圧側レベルの情報を書き込み際、
このMISFETにおけるしきい値電圧分だけ充電
電圧レベルが低下する（書込みレベルとワード線
の制御レベルが同一のとき）。
このため、特に、１トランジスタ型のメモリセ
ルで構成されるダイナミツクMISメモリ回路のよ
うに、蓄積記憶レベルを直接読み出すものにおい
ては、電源電圧を高くして、上記電圧ロス分を補
うように配慮されている。したがつて、低電源電
圧（例えば5V程度）で動作するダイナミツク
MISメモリ回路は実用化できなかつた。
ルで構成されるダイナミツクMISメモリ回路のよ
うに、蓄積記憶レベルを直接読み出すものにおい
ては、電源電圧を高くして、上記電圧ロス分を補
うように配慮されている。したがつて、低電源電
圧（例えば5V程度）で動作するダイナミツク
MISメモリ回路は実用化できなかつた。
なお、モノリシツク・メモリのワード若しくは
ビツト線を駆動する回路については、特開昭49−
52938号公報に示されている。
ビツト線を駆動する回路については、特開昭49−
52938号公報に示されている。
この発明は、メモリセルを構成するスイツチン
グMISFETにおける電圧ロスを防止したダイナ
ミツクMISメモリ回路を提供するためになされ
た。
グMISFETにおける電圧ロスを防止したダイナ
ミツクMISメモリ回路を提供するためになされ
た。
この発明は、ワードクロツクパルス出力回路に
ブートストラツプコンデンサを付加することによ
り、ワードクロツクパルスのレベルを高め、前記
スイツチングMISFETにおける電圧ロスを補お
うとするものである。
ブートストラツプコンデンサを付加することによ
り、ワードクロツクパルスのレベルを高め、前記
スイツチングMISFETにおける電圧ロスを補お
うとするものである。
以下、実施例により、この発明を具体的に説明
する。
する。
第１図は、この発明の一実施例であるダイナミ
ツクMISメモリの要部を示す回路図である。
ツクMISメモリの要部を示す回路図である。
１はワードクロツク発生回路であり、ワード線
Ｗの選択パルスを形成する。この回路は、アドレ
ス情報a0〜a5が確定されたタイミングでワードク
ロツクＸWCを発生させるため、チツプ非選択期間
にプリチヤージされた電荷によりオン動作
を保持している駆動MISFET（Q5）を、アドレス
情報a0，0のいずれかの立ち上りでMISFET（Q2
又はQ3）をオンさせることにより、オフさせてワ
ードクロツクＸWCを発生させる。
Ｗの選択パルスを形成する。この回路は、アドレ
ス情報a0〜a5が確定されたタイミングでワードク
ロツクＸWCを発生させるため、チツプ非選択期間
にプリチヤージされた電荷によりオン動作
を保持している駆動MISFET（Q5）を、アドレス
情報a0，0のいずれかの立ち上りでMISFET（Q2
又はQ3）をオンさせることにより、オフさせてワ
ードクロツクＸWCを発生させる。
２は、行系アドレスデコーダ回路群の一部を示
している。本図では説明の便宜上二つのＸ系アド
レスデコーダが示されている。アドレス情報a1，
1が確定した時、仮にMISFET（Q9〜Q11）のア
ドレス入力が全てローレベルであつたとすると、
これらのMISFETでなるアドレスデコーダの駆
動MISFETQ8がオンする。こうしてドレインに
印加されたワードクロツクＸWCをソース側に出力
して、ワード線W1をハイレベルにする。
している。本図では説明の便宜上二つのＸ系アド
レスデコーダが示されている。アドレス情報a1，
1が確定した時、仮にMISFET（Q9〜Q11）のア
ドレス入力が全てローレベルであつたとすると、
これらのMISFETでなるアドレスデコーダの駆
動MISFETQ8がオンする。こうしてドレインに
印加されたワードクロツクＸWCをソース側に出力
して、ワード線W1をハイレベルにする。
この時Ｘ系アドレスデコーダ回路群のQ8以外
の駆動MISFETはオフしている。
の駆動MISFETはオフしている。
ワード線駆動MISFET（Q8，Q11）のゲート・
ソース間には、プートストラツプ用コンデンサを
設け、ゲート電圧をドレイン電圧より大とするこ
とにより、ドレイン電圧をそのままソース側に出
力するよう考慮されている。
ソース間には、プートストラツプ用コンデンサを
設け、ゲート電圧をドレイン電圧より大とするこ
とにより、ドレイン電圧をそのままソース側に出
力するよう考慮されている。
この選択されたワード線（上の例ではW1）にゲ
ートが接続されたメモリセル４，４′の書き込
み／読み出しMISFETQ20，Q21には、上記ワー
ドクロツクＸWCが印加されてオンするものであ
り、例えばハイレベルの書き込みのとき、デイジ
ツト線のハイレベルが上記MISFET（Q20，
Q21）を介して記憶容量ＣS1，ＣS2に書き込まれ
る。
ートが接続されたメモリセル４，４′の書き込
み／読み出しMISFETQ20，Q21には、上記ワー
ドクロツクＸWCが印加されてオンするものであ
り、例えばハイレベルの書き込みのとき、デイジ
ツト線のハイレベルが上記MISFET（Q20，
Q21）を介して記憶容量ＣS1，ＣS2に書き込まれ
る。
このとき、デイジツト線の電圧レベル≒ワード
線の電圧レベルであれば、書き込み電圧として
は、ワード線電圧レベル−MISFET（Q20，
Q21）のしきい値電圧となる。このため、書き込
みレベルが低下して、記憶容量ＣSのリーク電流
による放電を考慮すると、前述のように、低電源
電圧の下でのメモリ動作が困難となる。
線の電圧レベルであれば、書き込み電圧として
は、ワード線電圧レベル−MISFET（Q20，
Q21）のしきい値電圧となる。このため、書き込
みレベルが低下して、記憶容量ＣSのリーク電流
による放電を考慮すると、前述のように、低電源
電圧の下でのメモリ動作が困難となる。
そこで、この実施例においては、メモリセルの
スイツチングMISFETのしきい値電圧による書
き込み電圧ロスを防止するため、遅延回路３とブ
ートストラツプ容量ＣBIを図るものである。
スイツチングMISFETのしきい値電圧による書
き込み電圧ロスを防止するため、遅延回路３とブ
ートストラツプ容量ＣBIを図るものである。
すなわち、遅延回路３により、ワードクロツク
パルスＸWCより所定時間ｔdだけ遅れたタイミン
グ信号ＸWC′が形成し、一端がワードクロツク発
生回路１の出力端子に接続されたブートストラツ
プ容量ＣBIの他端に上記タイミング信号ＸWC′を
印加する。
パルスＸWCより所定時間ｔdだけ遅れたタイミン
グ信号ＸWC′が形成し、一端がワードクロツク発
生回路１の出力端子に接続されたブートストラツ
プ容量ＣBIの他端に上記タイミング信号ＸWC′を
印加する。
これにより、第２図に示すように、アドレス情
報a0又は0の立ち上りで立ち上るワードクロツク
ＸWCにより、この出力端の寄生容量ＣST及びブー
トストラツプ容量に充電がなされた後、タイミン
グ信号ＸWC′の立ち上りで、ブートストラツプ容
量の他端が持ち上げられるため、ワードクロツク
の電圧レベルは、ΔＶだけ大きくなる。
報a0又は0の立ち上りで立ち上るワードクロツク
ＸWCにより、この出力端の寄生容量ＣST及びブー
トストラツプ容量に充電がなされた後、タイミン
グ信号ＸWC′の立ち上りで、ブートストラツプ容
量の他端が持ち上げられるため、ワードクロツク
の電圧レベルは、ΔＶだけ大きくなる。
この電圧ΔＶは、コンデンサＣST，ＣBIの容量
比によるチヤージ分割で定められ、次式(1)で求め
られる。
比によるチヤージ分割で定められ、次式(1)で求め
られる。
ΔＶ＝ＣＢＩ／ＣＳＴ＋ＣＢＩＶφ …(1)
ここで、Ｖφは、ワードクロツク及びタイミン
グ信号の電圧レベルである。
グ信号の電圧レベルである。
したがつて、Ｖφ＝4.5V、ＣST＝ＣBIとおく
とΔＶは、2.25Vとなり、このブートストラツプ
効果により、このときのワードクロツクＸWCの電
圧レベルを6.75V程度に高くすることができ、ワ
ード線駆動MISFETが、そのブートストラツプ
効果により、ドレイン電圧であるワードクロツク
電圧をそのままソース側に出力するから、メモリ
セルの書き込み／読み出しMISFETのゲート電
圧は、このMISFETを非飽和動作させるに足る
値でデイジツト線の電圧より高くなり、記憶容量
には電圧ロスなしでデイジツト線の電圧が伝えら
れる。
とΔＶは、2.25Vとなり、このブートストラツプ
効果により、このときのワードクロツクＸWCの電
圧レベルを6.75V程度に高くすることができ、ワ
ード線駆動MISFETが、そのブートストラツプ
効果により、ドレイン電圧であるワードクロツク
電圧をそのままソース側に出力するから、メモリ
セルの書き込み／読み出しMISFETのゲート電
圧は、このMISFETを非飽和動作させるに足る
値でデイジツト線の電圧より高くなり、記憶容量
には電圧ロスなしでデイジツト線の電圧が伝えら
れる。
上記遅延回路３は、ダイナミツクインバータ
Q24，Q25及びQ26，Q27を直列方式で接続したも
ので、この回路による遅延時間ｔdは、上記ワー
ドクロツクＸWCの立ち上りに要する時間に少なく
とも設定することが、ブートストラツプ効果を高
める上で望ましい。このことは、前記動作説明に
より容易に理解されよう。この時間設定は、上記
インバータのMISFETのコンダクタンス等によ
り調整できる。
Q24，Q25及びQ26，Q27を直列方式で接続したも
ので、この回路による遅延時間ｔdは、上記ワー
ドクロツクＸWCの立ち上りに要する時間に少なく
とも設定することが、ブートストラツプ効果を高
める上で望ましい。このことは、前記動作説明に
より容易に理解されよう。この時間設定は、上記
インバータのMISFETのコンダクタンス等によ
り調整できる。
以上説明した、この実施例回路によれば、遅延
回路３とコンデンサを付加するだけで、メモリセ
ルへの書き込みレベルを高めることができる。
回路３とコンデンサを付加するだけで、メモリセ
ルへの書き込みレベルを高めることができる。
そして、これに伴なつて、メモリ回路の電源電
圧を低くすることも可能となり、TTC回路との
接続が容易になることの他、消費電力の大幅な削
減が期待できる。
圧を低くすることも可能となり、TTC回路との
接続が容易になることの他、消費電力の大幅な削
減が期待できる。
この発明は、前記実施例に限定されず、種々の
実施形態を採ることができる。
実施形態を採ることができる。
ブートストラツプ容量ＣBIは、ワードクロツク
出力線における寄生容量に対しては、大きくすれ
ばするほど、(1)式より明らかなように電圧を高め
ることができるが、反面、ワードクロツクの立ち
上りが遅くなるため、必要にして最小の値を選ぶ
ことが望ましい。
出力線における寄生容量に対しては、大きくすれ
ばするほど、(1)式より明らかなように電圧を高め
ることができるが、反面、ワードクロツクの立ち
上りが遅くなるため、必要にして最小の値を選ぶ
ことが望ましい。
また、遅延回路３は、伝送ゲートMISFETを
用いるもの等、種々変形することができる。
用いるもの等、種々変形することができる。
第１図は、この発明の一実施例を示す回路図、
第２図は、その動作波形図である。 １…ワードクロツク発生回路、２…行系アドレ
スデコーダ、３…遅延回路、４〜４…メモリセ
ル。
第２図は、その動作波形図である。 １…ワードクロツク発生回路、２…行系アドレ
スデコーダ、３…遅延回路、４〜４…メモリセ
ル。
Claims (1)
- 【特許請求の範囲】 １ デイジツト線と、複数のワード線と、複数の
ワード線のそれぞれと上記デイジツト線とに結合
された複数のメモリセルと、基準電位点と所定電
位点との間に結合され、タイミング信号を形成す
るタイミング信号発生手段と、上記複数のワード
線のうち、アドレス信号によつて指示されたワー
ド線に上記タイミング信号発生手段によつて形成
されたタイミング信号を伝える選択手段とを具備
してなるタイミング信号によつてワード線が駆動
されるMISメモリ回路であつて、 上記複数のメモリセルのそれぞれは、情報記憶
手段と、デイジツト線に結合される第１電極と情
報記憶手段に結合される第２電極と対応するワー
ド線に結合されるゲート電極とを持つMISFET
とを有し、 上記タイミング信号発生手段は、タイミング信
号が伝えられるべきワード線に結合されたメモリ
セルであつて、該メモリセルが有するMISFET
の第１電極が、少なくともドレインとして働き、
かつ該MISFETの第２電極が、少なくともソー
スとして働く期間において、基準電位に対するデ
イジツト線の電位よりも絶対値的に高いタイミン
グ信号を形成することを特徴とするタイミング信
号によつてワード線が駆動されるMISメモリ回
路。 ２ 上記タイミング信号発生手段は、タイミング
信号を形成するタイミング信号発生手段と、形成
されたタイミング信号の電位を昇圧させるブート
ストラツプ回路とを有することを特徴とする特許
請求の範囲第１項記載のタイミング信号によつて
ワード線が駆動されるMISメモリ回路。 ３ 上記選択手段は、少なくとも複数のアドレス
信号を受け、複数の出力信号を形成するデコーダ
回路と、複数のワード線のそれぞれにその一方の
電極が結合され、上記タイミング信号発生手段に
よつて形成されたタイミング信号がその他方の電
極に供給される複数のMISFETとを含み、上記
複数のMISFETのそれぞれは、上記デコーダ回
路の出力信号によつて、その動作が制御され、複
数のワード線のうち、タイミング信号が伝えられ
るべきワード線に結合されたMISFETのゲート
電極の電位が、少なくとも上記期間において、デ
イジツト線の電位よりも高い値にされることを特
徴とする特許請求の範囲第２項記載のタイミング
信号によつてワード線が駆動されるMISメモリ回
路。 ４ 上記情報記憶手段は、容量素子によつて構成
されていることを特徴とする特許請求の範囲第１
項、第２項又は第３項記載のタイミング信号によ
つてワード線が駆動されるMISメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59152901A JPS60121593A (ja) | 1984-07-25 | 1984-07-25 | Ｍｉｓメモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59152901A JPS60121593A (ja) | 1984-07-25 | 1984-07-25 | Ｍｉｓメモリ回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12751277A Division JPS5461429A (en) | 1977-10-26 | 1977-10-26 | Dynamic mis memory circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60121593A JPS60121593A (ja) | 1985-06-29 |
| JPS6129072B2 true JPS6129072B2 (ja) | 1986-07-04 |
Family
ID=15550608
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59152901A Granted JPS60121593A (ja) | 1984-07-25 | 1984-07-25 | Ｍｉｓメモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60121593A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2702631B2 (ja) * | 1991-12-12 | 1998-01-21 | 株式会社クボタ | 炉床開口カバー支持用部材 |
| JP2001307487A (ja) * | 2000-02-14 | 2001-11-02 | Mitsubishi Electric Corp | 半導体装置 |
-
1984
- 1984-07-25 JP JP59152901A patent/JPS60121593A/ja active Granted
Non-Patent Citations (1)
| Title |
|---|
| IEEE INTERNATIONAL SOLIDSTATE CIRCUITS CONFERENCE SIMPLIFIED PERIPHERAL CIRCUITS FOR A MARGINALLY TESTABLE 4K RAM=1975 * |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60121593A (ja) | 1985-06-29 |
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