JPS6129194B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、テレビジヨン信号の垂直帰線期間中
に重畳して送られてくる静止画信号を受信し、受
像管上に文字や図形などの静止画像を映出する静
止画信号受信装置に関するものである。

〔発明の背景〕

テレビジヨン電波を利用して、通常のテレビジ
ヨン信号には妨害を与えることなく、文字や図形
などの静止画情報を送る静止画放送方式について
いくつか知られている。この静止画放送方式は、
テレビジヨン信号の垂直帰線消去期間（以下
VBL期間と略す）内の１水平走査期間（以下1H
と略す）に数番組の静止画情報を多重して挿入
し、受信側ではこれらの番組の中から必要な静止
画情報を選んでフイールドメモリ回路に蓄積し、
これを読み出してテレビジヨン受像管上に表示す
るというものである。この静止画放送方式の代表
的なものとしては、NHK総合技研によつて発表
された静止放送Ｃ放式（文字放送方式）がある。

（テレビジヨン学会テレビジヨン方式、回路研
資11−４，昭49−８−22.「文字情報のテレビ多
重方式」参照）。以下、上記静止画放送Ｃ方式の
信号形式と受信機の概略について述べる。

第１図に、静止画放送Ｃ方式における信号波形
を示す。同図ａは標準テレビジヨン信号のVBL
期間の第20番目の水平走査期間（以下第20Hと略
す）に静止画放送信号を多重化した場合の信号波
形を示し、同図ｂは第20H内の静止画放送信号の
詳細波形図を示す。静止画放送信号は、第１図ａ
に示すように、標準テレビジヨン信号のVBL期
間に多重され、その位置は、最初のフイールドで
は第20Hで、次のフイールドでは283Hである。
この静止画放送信号は、VBL期間内にあるので
普通のテレビジヨン受像機の画面に現われない。

また、第１図ｂに示すように、静止画放送信号
は識別信号14ビツト及び静止画情報信号240ビツ
トからなり、伝送速度はテレビジヨンの色副搬送
波周波数（以下fsと略す）3.58MHzの、それぞれ
2/5，8/5倍の周波数である。したがつて１ビツト
あたり、それぞれ0.70μＳ、0.17μＳとなり、1H
中、識別信号が約9.8μＳ、静止画情報信号が約
41.9μＳとなり、静止画放送信号全体では約51.7
μＳの時間を占める。なお、静止画放送信号は標
準テレビジヨン信号の白レベルを論理“１”、ペ
デスタルレベルを論理“０”とした通常の２進パ
ルス符号で形成されている。

識別信号は常に、論理レベル“１”の静止画放
送信号の始まりを示す信号開始識別信号（以下
STXと略す）１ビツト、静止画消去識別信号１
ビツト、静止画情報信号の種類を示す番組識別信
号４ビツト及び受像管上の表示位置を指定する走
査線番号識別信号８ビツトから構成される。ま
た、静止画情報信号は文字や図形などのパターン
情報がそのまま伝送されてきており、同一番組を
到着順に200ライン並べると１画面分の文字図形
が再生されるようになつている。

第２図に上記信号を受信する従来受信機の構成
を示す。第２図において、１はアンテナ、２はチ
ユーナ、３は中間周波増幅部、４は包絡線検波
部、５は映像信号処理部、６は偏向部、７は受像
管である。以上１から７までは、従来のテレビジ
ヨン受像機にあるブロツクと全く同じ機能のブロ
ツクである。

８は切換スイツチ、Ａは静止画受信部入力端
子、Ｂは静止画受信部出力端子、１０は静止画受
信部である。１１は静止画放送信号抜取回路、１
２はフイールドメモリ回路、１３は混合回路、１
４は制御回路、１５は同期再生回路、１６はタイ
ミング信号発生回路、１７は操作盤、２１はバツ
フアメモリ回路である。

アンテナ１に到来したテレビジヨン放送電波は
チユーナ２で選局され、中間周波信号に変換され
たのち中間周波増幅部３で増幅される。増幅され
た中間周波信号は包絡線検波部４で検波され、映
像信号となつて切換スイツチ８と静止画受信部１
０の入力端子Ａに供給される。入力端子Ａより入
力された映像信号は、同期再生回路１５、静止画
放送信号抜取回路１１及び混合回路１３に供給さ
れる。同期再生回路１５では、映像信号から垂直
同期信号や水平同期信号や色副搬送波信号を再生
し、タイミング信号発生回路１６へ供給する。タ
イミング信号発生回路１６では、これらの信号を
基にして、静止画放送信号が多重されている水平
期間のみ発生するパルスや、2/5fsや8/5fsの周波
数のクロツクパルスなど、静止画受信部１０にお
いて必要な各種のタイミングパルスを発生し、他
の回路へ供給する。また、静止画放送信号抜取回
路１１では、入力された映像信号より第１図ｂで
示した静止画放送信号のみを抽出する。抽出され
た静止画放送信号は、バツフアメモリ回路２１に
供給されて記録されると同時に、制御回路１４に
も供給される。制御回路１４では、静止画放送信
号の中から操作盤１７で選択された番組の識別信
号をもつ信号だけ選択し、バツフアメモリ回路２
１から読み出す、そして、その中の静止画情報信
号のみを、走査線番号識別信号によつて指定され
る表示位置に対応するフイールドメモリ回路１２
の記憶領域へ記録するように制御する。同時に、
制御回路１４では、静止画消去識別信号に従つて
表示された静止画の消去などの制御も行なう。フ
イールドメモリ回路１２は静止画情報信号を１画
面分記憶するデイジタルメモリから構成され、通
常ランダムアクセスメモリ（以下RAMと略す）
やシフトレジスタが用いられ、容量が48000（240
×200）ビツトある。フイールドメモリ回路１２
に記憶された静止画情報信号は、テレビジヨン画
面の走査に同期して読み出され、混合回路１３で
入力された映像信号の同期信号部分と重ね合わさ
れて静止画を表示する映像信号となる。

この静止画を表示する映像信号は出力端子Ｂを
経て切換スイツチ８に出力される。切換スイツチ
８では、ａ側に接続されると通常の映像信号が選
択され、ｂ側に接続されると静止画を表示する映
像信号が選択される。選択された映像信号は映像
信号処理部５及び偏向部６に供給され、それぞれ
信号処理されて、受信管７に通常の映像画面又は
静止画の映像画面を再現する。以上が従来受信機
の概略である。

このような受信機においては、制御回路１４の
構成が複雑なため回路規模が非常に大きくなる欠
点をもつていた。

〔発明の目的〕

本発明の目的は、上記欠点を解消するために汎
用の中央演算処理回路を用いた場合に、静止画信
号に正確に同期して静止画信号のメモリへの取り
込みおよび読み出しが行なえる静止画信号受信装
置を提供することにある。

〔発明の概要〕

本発明は、上記目的を達成するために、静止画
信号の到来を検知する手段を設け、この到来を示
す信号により中央演算処理回路に割込みをかける
とともに、受信した静止画信号が目的の番組を示
す場合には、あらかじめバツフアメモリに割当て
られたアドレスをアドレスバスに供給する。バツ
フアメモリではこのアドレスをデコードして、自
己に割当てられたアドレスと一致した場合に、デ
ータバスを介してフイールドメモリに静止画信号
を転送する構成とした。

〔発明の実施例〕

以下、本発明の具体的な実施例を図面とともに
説明する。

第３図は本発明の実施例を示すブロツク図であ
り、前述の静止画受信部１０に本発明を適用した
場合のブロツク図である。第３図において第２図
と同一部分には同一符号を以て示してある。ま
た、１８は中央演算処理装置（以下CPUと略
す）、１９は静止画信号到来検知回路、２０は操
作盤１７からCPU１８への信号を受け渡しする
操作盤インターフエース回路、２２はバツフアメ
モリクロツク回路、２３はフイールドメモリクロ
ツク回路、２４はCPU１８が実行する命令を記
憶するプログラムメモリ回路、２５はデータライ
ン、２６はアドレスラインである。

本構成を用いることにより、第２図の従来受信
機における制御回路２４の機能をすべてCPU１
８で行なうことが可能となると同時に、バツフア
メモリ２１とメインメモリ１２がCPU１８のデ
ータラインを介して独立に接続されているため、
他の装置を簡単に接続可能となる。

以下、第３図の装置の動作を第４図及び第５図
を用いて詳細に説明する。第４図及び第５図は、
第３図の回路ブロツクを更に詳細な回路で構成し
た場合の回路ブロツク例であり、同一部分には同
一符号を以て示してある。第４図において、２７
はフリツフロツプ（以下FFと略す）回路、２８
はノツト（以下NOTと略す）回路、２９はアナ
ログ信号を２値デイジタル回路に変換するＡ−Ｄ
変換回路、３０〜３２はアンド（以下ANDと略
す）回路、３３はオア（以下ORと略す）回路、
３４は254ビツトシフトレジスタ、３５はアドレ
スデコーダ回路を示す。また、第５図において、
３６，３７はNOT回路、３８〜４４はAND回
路、４５は48000ビツトのランダムアクセスメモ
リ（以下RAMと略す）、４６はOR回路、４７は
ラツチ回路、４８はアドレスデコーダ回路であ
る。

第３図において、静止画受信部入力端子Ａより
入力する映像信号は第２図の場合と同様に、静止
画放送信号抜取回路１１、同期再生回路１５、混
合回路１３に出力される。静止画放送信号抜取回
路１１では、入力された映像信号をＡ−Ｄ変換回
路２９に２値デイジタル信号に変換してAND回
路３０に出力し、そこでタイミング信号発生回路
１６から入力される第20H及び第283Hのパルス
によつて２値デイジタル信号をゲートし、静止画
放送信号のみを抽出する。抽出された静止画信号
は、静止画信号到来検知回路１９とバツフアメモ
リ回路２１に出力される。一方、バツフアメモリ
クロツク回路２２では、第20H及び第283Hだけ
AND回路３２のゲートを開き、タイミング信号
発生回路１６から供給される1Hあたり254ビツト
のクロツクパルスをOR回路３３を経てバツフア
メモリ回路２１内の254ビツトシフトレジスタ３
４に出力する。したがつて、到来した静止画信号
は、第１図ｂに示すようなビツト構成でそのまま
バツフアメモリ回路２１内の254ビツトシフトレ
ジスタ３４に記憶される。

また、第20H及び第283H以外の区間（時間）
では、次のような順序に従つてCPU１８のデー
タライン２５にバツフアメモリ回路２１に記憶さ
れた静止画信号が出力される。すなわち、タイミ
ング信号発生回路１６からの第20H及び第283H
だけ出力されるパルスは、検知回路１９のNOT
回路２８によつて反転されてFF回路２７のリセ
ツト入力に出力され、その期間だけFF回路２７
のリセツトを解く。FF回路２７のセツト入力に
は到来した静止画信号が入力されるので、通常
1HだけFF回路２７はセツトされ、第20H又は第
283Hの終りでリセツトされる。このFF回路２７
の正論理の出力信号は、そのまま検知回路１９の
出力信号であり、OPU１８に割り込み信号とし
て出力される。この時、簡単には第20H及び第
283Hだけ出力されるパルスをCPU１８に出力し
てもよいが、上記のような構成をとることで静止
画信号の到来を正確に知ることができる。

CPU１８では、FF回路２７の正論理の出力信
号の立下がりによつて静止画信号の識別信号の判
断を開始する。すなわち、CPU１８はアドレス
ライン２６にアドレスデコーダ回路３５が定めら
れている、あるアドレスを出力する。回路３５で
はこのアドレスをデコードし、AND回路３１と
OR回路３３にデコードパルスを出力する。OR３
３に入力されたパルスはそのままバツフアメモリ
回路２１の254ビツトシフトレジスタ３４のクロ
ツクパルスとして加えられ、記憶内容の１ビツト
を読み出す。読み出された記憶内容はAND回路
３１に出力されるが、この時AND回路３１のも
う一方の入力には前記デコードパルスが加えられ
ているので、記憶内容がそのままCPU１８のデ
ータライン２５に出力される。以上の動作を繰返
して、CPU１８は静止画信号中の識別信号の各
ビツトを次々と読み込むことができる。読み込ま
れた識別信号は、操作盤１７から操作盤インター
フエース回路２０を経てデータライン２５に入力
される番組選択信号と比較され、操作盤１７で選
択した番組であるかどうか判断される。到来静止
画信号が選択した番組でなかつた場合には、
CPU１８は次に静止画信号の到来が検知される
まで待機する。しかし、到来静止画信号が選択し
た番組であつたならば、静止画消去識別信号が論
理“１”であるかどうかを判断し、論理“１”の
場合にはフイールドメモリ回路１２の記憶内容の
全てを消去する。そして、メモリ回路１２の記憶
領域で走査線番号識別信号８ビツトの指定する走
査線位置に対応する部分に、到来した静止画情報
240ビツトを転送する。

一方、フイールドメモリ回路１２の構成例は第
５図に示されているが、この例では記憶された静
止画情報がテレビジヨン画面に表示される期間
は、フイールドメモリである48000ビツトRAMが
CPU１８と切り離される構成となつている。す
なわち、タイミング信号発生回路１６から出力さ
れる表示中だけ論理“０”となるデイスプレイパ
ルスは、論理“０”区間においてAND回路４
２，４４のゲートを閉じ、NOT回路３７で論理
反転され、AND回路４３のゲートを開く。この
ため、タイミング信号発生回路１６から出力され
るアドレスパルスがAND回路４３，OR回路を経
て48000ビツトRAMに出力される。また、同様に
NOT回路３６を介して接続されているAND回路
３８，４０，４１のそれぞれのゲートは、AND
回路４４の出力信号が論理“０”なので閉じられ
る。したがつて、AND回路４１の出力論理
“０”によつて48000ビツトRAMはリード状態に
定められ、タイミング信号発生回路１６から出力
されるアドレスパルスの変化に応じて次々に記憶
内容が読み出され、読み出された記憶内容は
AND回路３９を経てフイールドメモリ回路１２
から出力される。

次に、デイスプレイパルスが論理“１”の場合
には、逆にAND回路３９，４３のゲートが閉じ
られ、AND回路４２，４４のゲートが開かれ
る。また、CPU１８のアドレスライン２６には
アドレスデコーダ回路４８が、データライン２５
にはラツチ回路４７がそれぞれ接続され、アドレ
スデコーダ回路４８の出力はAND回路４４とラ
ツチ回路４７へ、ラツチ回路４７の出力はAND
回路４２へそれぞれ接続されている。このため、
CPU１８がアドレスライン２６にアドレスデコ
ーダ回路４８が定められている或るアドレスを出
力した時、同時にデータライン２５に出力される
データがそのままラツチ回路４７でラツチされ、
AND回路４２、OR回路４６を経て48000ビツト
RAMへ出力される。また、同時にAND回路４４
の出力信号が論理“１”となるため、AND回路
３８，４０，４１のそれぞれのゲートは開かれ
る。したがつて、CPU１８は48000ビツトRAM４
５を制御可能となり、アドレスデコーダ回路４８
が定められている或るアドレスをアドレスライン
２６に、RAM４５中の内容の変更したいビツト
のアドレスをデータライン２５で指定し、同時に
AND回路４１に接続されたデータラン２５に、
指定したビツトの内容を読むのか又はそこに書き
込むのかを示すことができる。また、指定したビ
ツトに書き込む情報はAND回路４１に接続され
たデータライン２５に示すことができ、読み出さ
れた情報はAND回路３８に接続されたデータラ
イン２５に示される。したがつて、この期間に静
止画情報信号240ビツトの転送が可能である。

なお、以上の説明では、48000ビツトRAMのア
ドレスの設定と、読み出し書き込みの指定などを
同時に行なうこととして説明したが、それには、
アドレス設定に16ビツト、読書指定に１ビツト、
書き込み情報に２ビツトと計19ビツト以上を並列
に処理できるCPUが必要である。しかち、ラツ
チ回路４７にラツチする回数を２回または３回と
すると、広く使用されている16ビツトまたは８ビ
ツト並列処理のCPUも十分使用することができ
る。

以上述べたように、到来した静止画信号が選択
された番組であつた場合には、タイミング信号発
生回路１６から出力されるデイスプレイパルスが
論理“１”の間に、CPU１８がバツフアメモリ
回路２１に記憶された静止画情報信号240ビツト
をフイールドメモリ回路１２に転送するように制
御する。この時、CPU１８にはタイミング信号
発生回路１６から出力されているデイスプレイパ
ルスも供給されているので、フイールドメモリ回
路１２に静止画情報信号を転送して良いのかどう
かも判別できる。このようなCPU１８の行なう
動作はすべてプログラムメモリ回路２４に命令と
して記憶されている。

また、第２図の場合と同様に同期再生回路１５
は各種テレビ同期を再生してタイミング信号発生
回路１６に供給し、タイミング信号発生回路１６
では、以上述べた第３図、第４図、第５図の回路
で必要な各種のタイミング信号を発生する。次に
デイスプレイパルスが論理“０”の間には、フイ
ールドメモリ回路１２から静止画情報信号が読み
出され、第２図の場合と同様に混合回路１３で静
止画を表示する映像信号に変換されて、静止画受
信部出力端子Ｂに出力される。

以上が第３図で示した装置の動作の詳細である
が、第４図、第５図はあくまで構成の一例であつ
て、これに限つたものではない。例えば、バツフ
アメモリ回路２１をフイールドメモリ回路１２で
用いたと同様の構成とし、254ビツト以上記憶で
きるRAMを用いてもよい。また、プログラムメ
モリ回路２４をフイールドメモリ回路１２と兼用
してCPU１８とフイールドメモリが切り離され
ない構成とし、静止画情報信号をデータとしてプ
ログラムメモリ回路２４に記録し、直接メモリア
クセスで読み出し、読み出した並列データを直列
データに変換して、混合回路１３に供給しても同
様の機能を持たせることが可能である。

〔発明の効果〕

本発明によれば、汎用の中央演算処理回路を用
いた場合にも、静止画信号に正確に周期して静止
画信号のメモリへの書き込みおよび読み出しや行
なえる。

【図面の簡単な説明】

第１図ａ及びｂは静止画放送方式の一例である
NHK静止画放送Ｃ方式におけるテレビジヨン信
号の信号波形図、第２図は従来の静止画放送受信
機のブロツク図、第３図は静止画放送受信機内の
本発明を適用した静止画信号受信部のブロツク
図、第４図及び第５図は第３図の回路ブロツクを
更に詳細な回路で構成した場合の一例を示す回路
ブロツク図である。 １…アンテナ、２…チユーナ、３…中間周波増
幅部、４…包絡線検波部、５…映像信号処理部、
６…偏向部、７…受像管、１０…静止画受信部、
１１…静止画放送信号抜取回路、１２…フイール
ドメモリ回路、１４…制御回路、１６…タイミン
グ信号発生回路、１８…中央演算処理装置、２１
…バツフアメモリ回路、２５…データライン、２
６…アドレスライン、３４…254ビツトシフトレ
ジスタ、３５…アドレスデコーダ回路、４６…
48000ビツトRAM、４７…ラツチ回路、４８…ア
ドレスデコーダ回路。

Claims (1)

【特許請求の範囲】
1. １ テレビジヨン信号に多重して伝送される静止
   画信号を受信する静止画信号受信装置において、
   前記テレビジヨン信号に含まれる同期信号に同期
   して前記テレビジヨン信号から前記静止画信号を
   取り出す静止画信号抜取手段と、処理手順を予め
   記憶させておくプログラム蓄積回路と、前記静止
   画信号抜取手段に接続され、前記静止画信号抜取
   手段により取り出された静止画信号を一時的に記
   憶する補助記憶手段と、表示画面に表示される情
   報を記憶する主記憶手段と、前記プログラム蓄積
   回路につながれ前記プログラム蓄積回路に記憶さ
   れた予め定められた処理手順に従い前記補助記憶
   手段に記憶した静止画信号を読み出し、表示画面
   に表示される情報として前記主記憶回路に書き込
   む中央演算処理回路と、前記静止画信号抜取手段
   につながれ、前記静止画信号抜取手段の出力に応
   じて前記中央演算処理回路への割込み信号を発生
   し、前記中央演算処理回路へ供給する静止画検知
   手段と、前記中央演算処理回路と前記補助記憶手
   段および前記主記憶手段とを結ぶバスと、前記同
   記信号に応じて前記静止画信号抜取手段により取
   り出された静止画信号の前記補助記憶手段への書
   き込みを制御するタイミング信号を発生するタイ
   ミング信号発生手段と、前記補助記憶手段に対し
   て予め割当てられたアドレスと前記中央演算処理
   回路から前記バスを介して送られるアドレスとの
   一致を検出し、一致を検出した場合には、前記補
   助記憶手段へ読出し信号を供給するアドレスデコ
   ーダを有し、前記読出し信号に基づき前記補助記
   憶手段から前記バスへの静止画信号の読出しを行
   なうことを特徴とする静止画信号受信装置。