JPS61293166A

JPS61293166A - 電源装置

Info

Publication number: JPS61293166A
Application number: JP13416485A
Authority: JP
Inventors: Ryohei Saga; 嵯峨　良平; Kyoichi Takahashi; 恭一高橋
Original assignee: Hitachi Ltd; Hitachi Microcomputer Engineering Ltd
Current assignee: Hitachi Microcomputer System Ltd; Hitachi Ltd
Priority date: 1985-06-21
Filing date: 1985-06-21
Publication date: 1986-12-23
Anticipated expiration: 2011-01-10
Also published as: JPH082177B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔技術分野〕本発明は電源装置に関し、特にスイッチングレギュレー
タ方式として知られている電源装置に用いて好適な回路
技術に関する。

〔背景技術〕

電圧変動の少ない安定した電源電圧を得るため、各種電
子機器に電源装置が使用される。この電源装置には各種
回路構成のものがめるが、その一側が「電子技術」（昭
和６０年２月１日発行、発行所日刊工業株式会は、ｐ３
０）に他励型フォワード方式スイッチング電源として示
されている。

上記電源装置は、当業者間においてスイッチングレギュ
レータと呼ばれている方式に含まれるものであり、この
方式は主トランスの２次側コイルから得られた出力電圧
のレベル変化を検出して主トランスの１次側コイルの電
源を断続し、」−記出力電圧を所定の電圧レベルに保持
するものである。

上記１次側コイルを流れる電流は、多くの場合Ｉへ程度
のＳ１ｗ、流であるが、−Ｆ記電流を断続するスイッチ
ング素子としてバイポーラパワートランジスタが多用さ
れている。

上記バイポーラパワートランジスタはスイッチングスピ
ードが遅いものであり、このため上記トランジスタをス
イッチングするための周波数信号も低周波数になされて
いる。そして上記トランジスタのベースがハイインピー
ダンスになっても、スイッチング周波数が低周波数であ
ることから上記スイッチング周波数の１サイクル以内で
オフにすることができ、特にベース餐積電荷全放電して
トランジスタの保護ヲ行う保穫回路を設ける必要がなか
った。

本発明者等は、上記１次側コイルを流れる電流の断続を
＾速度で行うことを検討した。そして、バイポーラパワ
ートランジスタに代えて表面酸化膜室１界効果型トラン
ジスタ（パワーＭＯ８’ＦＦ、Ｔ）を使用すわげ、上記
高速度の電流断続制御が可能になり、２次側電１圧を整
流【−て得られる出力電圧（？１！源電圧）をより一層
安定化し得ることに気づいに０しかし、パワーＭ　ＯＳ　Ｆ　Ｅ　Ｔのゲートにはゲー
ト蓄積電荷ＣＧ８　があり、スイッチングレギュレータ
の非動作時、或いはパワーＭＯＳＦＥＴがオフの際にこ
れを放電しておかないと、次ＶＣ駆動する際に破壊され
やすいことが、本発明者等によって明らかにされた。

一方、スイッチングレギュレータにおいては、通常動作
の前後においてシステムの安全を図りしかも消費電流を
低減するため、非動作とｆｒ、−ｒ、いわゆる待期状態
が設定されることがめる。

本発明者等は、−Ｆ記待期状態への切換え時に同期して
上記ゲート蓄積電荷ＣＧ８　全放電する保護回路を設け
ねば、極めて簡単々回路構成で上記パワーＭＯＳＦＥＴ
ｉ確実に保映し得ることに気づき、本発明を提案するに
至った。

〔発明の目的〕

本発明の目的は、スイッチングレギュレータ方式電源装
置の１次側コイルを流れる電流をパワーＭＯＳＦＥＴ’
に用いて高速断続制御するとともに、上記パワーＭＯＳ
ＦＥＴの破壊防止を行うことにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細誉の記述および添付図面から明らかになるでろろう
。

〔発明のａ要〕

本願において開示される発明のうち代表的なものの概要
を簡単に述べれば、下記のとおりである。

すなわち、主トランス４の１次側コイル■月１を流れる
電流Ｉ、全パワーＭＯＳ　Ｆ　Ｅ　Ｔ　Ｑ、、で断続制
御するとともに、このパワーＭＯＳ　Ｆ　Ｅ　ＴＱｓｓ
のゲート蓄積電荷ＣＯＳ　を放電して、パワーＭＯＳＦ
ＥＴＱ８．の破壊防止全行う保護回路（トランジスタＱ
　Ａ　ｚ　スイッチＳｎ）’ｅ設けることにより、高速
スイッチング制御全行うとともにスイッチングトランジ
スタを保護する、という本発明の目的全達成するもので
ある。

〔実施例−１〕以下、第１図及び第２図を参照して本発明を適用した電
源装置の第１実施例を説明する。なお、第１図は電源装
置（スイッチングレギュレータ）の回路構成を示す回路
図であり、第２図は上記電源装置の回路動作全説明する
波形図を示すものである。

本実施例の特徴は、主トランスの１次側コイルの電流制
御をパワーＭＯＳＦＥＴにて行うとともに、上記パ’７
−Ｍ０８ＦＥＴのゲート蓄積電荷ＣＣＳ　を放電する保
護回路を設け、上記パワーＭＯＳＦＥＴの破壊を防止す
ることにある。

第１図に示す端子Ｔ、、Ｔ、には、適用電源が供給され
る。５ｔＦｉパワースイツチで１）、これが図示のよう
にオン状態に切り挨見られたとき、ダイオードブリッジ
にて構成された整流回路１に上記商用電源が供給される
。

２は平滑回路であり、コイルＬｌ、　コンデンサＣＩに
て構成され、直流化された電源電圧ＶＣＣを得る。抵抗
Ｒ，は制御回路３に降圧された電源電圧Ｖｃ　ｃ　ｔ　
ｋ供給するものであり、コンデンサＣ２１ｎｉｔｓｉｔ
圧■ＣＣｔの安定化全行うものである。

ところで、制御助１路３の消費電流をすべて抵抗Ｒ，＋
に介して供給すると、抵抗Ｒ１の発熱量が犬になシ、抵
抗Ｒ，のワッテージ奮大Ｋ　Ｌなけわげならない。これ
は抵抗Ｒ０が大型になることを意味し、実装上好ましく
ない。′！２だ、コスト高の一因ともなり、ぜひとも避
ける必要がある。

そこで、本実施例においては、以下に述べるような工夫
がなされている。

すなわち、主トランス４　において、Ｔ、ＩＩは１次側
コイル、Ｌｌ！、Ｉ、１．はそれぞれ２次側コイルであ
る。１次側コイルＴＪＩＩの電流Ｉ、は、後述する制御
回路３．出力回路５によって断続制御されるものであり
、２次０１１］コイル■、□ＩＬＩＩＩＫは上記電流Ｉ
、の断続に応答して２次電圧ｅ１．ｅ、がそれぞれ誘起
される。上記２次電圧ｅ１は、この電源装置の出力電圧
Ｖｏとなるものであるが、２次電圧ｅ１１ま上記抵抗１
１１葡流ｉする電流の低減に使用され、上記問題点全解
決するものである。

２次電江ｅｌの電圧レベルは、１次側コイル■７１．と
２次１１１１１コイルＩｉＢとの巻き数比によって所望
の値に設定される。そして２次電圧ｅ、が誘起すると、
ダイオード１１ｍによって整流された出力電圧がコンデ
ンサＣ′２によって平滑され、直流化される。

上記出力電圧は、電源ＶＣＣ，として制御回路３゜出力
回路５に供給される。従って、上記抵抗Ｒ。

を流れる軍、流は、上記２次電圧１３１によって得られ
る分だけ削減し得ることになり、上記問題点の解決がな
される。

次に制御回路３．出力回路４について説明する。

なお、本発明でいう保護回路は制御Ｈ路３内において、
トランジスタＱム、インバータによって構成されている
。

１番端子、２番端子には、フォトトランジスタＱ、が接
続され、出力電圧Ｖｏの電圧レベルの変化を光学的に検
出する。この光学的検出と上記主トランス４の磁気結合
とによって、この電源装置の１次側と２次側とが分離さ
れる。

フォトトランジスタＱ１に電圧が発生すると、低入力検
出回路１１から基準電圧ｖ１が発生する。

これと同時に、抵抗Ｒ２の電圧降下として発生した電圧
■、がＰＷＭコンパレータ１２に供給される。ＰＷＭコ
ンパレータ（Ｐｕ１ｓ　Ｗｉｄｔｈ　Ｍｏｄｕ−１ａｔ
ｉｏｎ　）については、［パルスとディジタル回路」（
昭和４９年２月２０日発行、発行所株式会社オームは、
ｐｐ１７７〜１８０）に詳細に述べられているが、基本
的には鋸歯状波信号と基準信号とを比較し、鋸歯状波信
号が高レベルの間の時間に応答した時間幅のパルス信号
を発生するものである。

本実施例において、上記基準信号として上記電圧ｖ１が
使用され、鋸歯状波信号は鋸歯状波信号発生回路１３か
ら供給される。

鋸歯状波信号発生回路１３に３番端子、４番端子を介し
て接続された抵抗Ｒ３，コンデンサＣ３は、鋸歯状波信
号ｖ島の波高値および時間幅全決定するものであり、第
２図囚に示すような鋸歯状波信号Ｖｓを上記ＰＷＭコン
バータ１２に供給する。ＰＷＭコンバータ１２は、鋸歯
状波信号■。

と電圧■、とを比較し、第２図（Ａ）に示すように電圧
■、に対し鋸歯状波信号■、が高レベルの間、その時間
幅に応答したパルス幅のパルス信号を発生する。電圧■
、の電圧レベルは、電源装置の出力電圧Ｖｏのレベル変
化に応答して図示のように微小に変化するので、パルス
信号の時間幅も微小に変化することになる。なお、ＰＷ
Ｍコンバータ１２には、５番端子を介してＤｅａｄＢａ
ｎｄ／　５ｏｆｔＳｔａｒｔ　　信号が供給され、ＰＷ
Ｍコンバータ１３の駆動を制御する。

一方、上記基準電圧■、が発生することによって、スイ
ッチＳ、がオン状態に動作し、定電流回路Ｃ８Ｉを介し
てトランジスタＱ、に電源電圧Ｖｃｃ、が供給される。

ここで注目すべきは、インバータ１４によって位相反転
した電圧がトラ／ジスタＱＡに供給され、トランジスタ
ＱＡをオフにすることである。すなわち、トランジスタ
ロムがオフになり、トランジスタＱ＝　、Ｑ４の中点で
ある７番端子の接地解除が行われるとともに、トランジ
スタＱ、が動作可能になされる。

そしてトランジスタＱ、は、パルス信号Ｐがハイレベル
のとき抵抗Ｒ１の電圧降下分によってトランジスタＱ４
を駆動する。またパルス信号Ｐがローレベルのとき、定
電流回路Ｃ８１，スイッチＳ、を介してトランジスタＱ
、にベース電流を供給し、トランジスタＱ、を駆動する
。従って、７番端子の電圧レベル■Ｐは、上記トランジ
スタＱｓ。

Ｑ、の上記動作によってパルス状に変化する。出力回路
５のトランジスタＱＩＩＮは、電圧レベルＶｐがハイレ
ベルのときオンになり、トランジスタＱ＋ｍは電圧レベ
ルＶｐがローレベルのときオンになる。この結果、パワ
ーＭＯＳＦＥＴＱ、、のゲート電圧Ｖｃは、第２図０３
）にしめすように上記鋸歯状波信号■、が電圧■、よシ
高レベルの時間に相当したものになる。そしてゲート電
圧ＶＣの立ち上がり期間においてパワーＭＯＳ　Ｆ　Ｅ
　Ｔ　Ｑ＋ｓ７５’オン状態になり、この間において上
記電流■、が流れる。

２次側コイルＬＩｓＶＣ１ｊｔ圧ｅ、が誘起すると、ダ
イオードＩ）、、Ｉ）、によって整流され、更にコイル
Ｌ３．コンデンサＣ１によって平滑され、出力電圧ＶＯ
ケ得る。

抵抗Ｒ，，Ｒ，はプリーダ抵抗であって、発光ダイオー
ドＤ４に部列接続された定電圧素子Ｑｉ＋にバイアス電
圧全供給する。そして出力電圧■。

のレベル変化は、発光ダイオードＤ、の発光鉦の変化と
なって上記のように検出され、制御回路３゜出力回路５
の上記回路動作によって出力電圧Ｖ。

の安定化が行われる。

ところで、電源装置が待期状態になされる場合、５番端
子から供給される制御信号によってＰＷＭコンバータ１
２が非動作になされる。パルス信号Ｐが発生せず、ゲー
トを圧ＶＣも得られない。そしてパワーＭＯＳＦＥＴＱ
＋ａもになり、出力電圧■ｏもコンデンサＣ４によって
次第に低レベルに移行する。また電源ＶＣＣＩの電圧レ
ベルも、コンデンサＣ２によって次第に低下する。この
結果、基準電圧■、の電圧レベルも低下し、スイッチＳ
。

がオフになり、トランジスタＱＡがオン状勅に動作する
。

トランジスタＱ　＋　ｔのベースがトランジスタロムに
よって接地されるようになり、これがオン状態になる。

そしてパワーＭ　Ｏ８Ｆ　Ｅ　Ｔ　Ｑ、、のゲートに蓄
積されていた電荷ＣＯＳ　をトランジスタＱ□を介して
ＧＮＤに放電する。この放電動作は、上記コンデンサＣ
Ｉによって電源Ｖｃｃ、が保持されている間について行
われる。

上記電荷ＣＣａ　の放電により、次に制御回路３が駆動
され、パワーＭＯＳＦＥＴＱ＋ｓのゲートに電圧Ｖｃが
供給されても、パワーＭＯＳＦＥＴＱ　■が破壊される
ことがなく、保護動作が行われることになる。そして制
御信号によって待期状態が解除されたとき、再び電源装
置が速やかに正常な回路動作を行うようになる。

〔実施例−２〕次に、本発明の第２図実施例を第３図を参照して説明す
る。

なお、上記第１実施例と同一の回路動作をなす部分には
同一の符号を付し、説明の重複を避けるものとする。

本実施例の％徴は、電源オフ時において上記電荷ＣＧ８
　の放電を行うように構成したことにある。

すなわち、電源スイッチＳ、と連動するスイッチＳ４が
、パワーＭＯＳＦＥＴＱｓｍのゲートとＧＮＤラインと
の間にもうけられている。スイッチＳ４は電源スイッチ
Ｓ１がオン状態のときオフになるように構成されている
。従って、電源オンの場合、上記出力電圧■。の安定化
動作が行われ、電源オフ時にスイッチＳ、がオンされて
電荷ＣＧ８の放電が行われる。

上記放電動作は、電源ｖｃｃｌの残留の有無に関りなく
行われるので、パワーＭＯＳ　Ｆ　Ｅ　Ｔ　Ｑｓｓの保
護がより一層確実になる。

〔効果〕

（１）電源装置の非動作を検出してオン状態に動作する
保護回路を設け、高速スイッチング動作を行うパワーＭ
ＯＳＦＥＴのゲートに蓄積された電荷Ｃｏｓ　　ｋ放電
させることにより、再動作時における上記パワーＭＯＳ
ＦＥＴの破壊を防止する、という効果が得られる。

（２）電源装置のメインスイッチと連動して、上記メイ
ンスイッチがオン状態に動作する際にオフになり、上記
メインスイッチがオフに動作する際にオンとなるスイッ
チｆ　パワーＭＯＳＦＥＴのゲートとＧＮＤラインとの
間に設けることにより、電源オフ時に上記パワーＭＯＳ
ＦＥＴのゲートに蓄積された電荷ｃｃｓ　全放電する、
という効果が得られる。

（３）制御回路への゛電源供給は、主トランスの２次電
圧を利用して行われるので、電圧降下用の抵抗の電流容
量を小にすることができ、実装密度を向上させることが
できる。

（４）制御回路の回路動作全基準電圧のレベルにより停
止して待期状態となすことによシ、電源装置の消費電力
全低減し得る、という効果が得られる。

以上に本発明者によってなされた発明を実施例にもとづ
き具体的に説明したが、本発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることは云うまでもない。

例えば、トランジスタＱムで構成された保護回路と、ス
イッチＳ４で構成された保護回路とは、併設してもよく
、何れか一方を設けてもよい。

〔利用分野〕

以上の説明では、主として本発明者によってなされた発
明をその背景となった利用分野である電源装置に適用し
た場合について説明したが、それに限定されるものでは
なく、パワーＭＯＳＦＥＴ全出力トランジスタとする各
種の駆動回路に広く利用することができる。

【図面の簡単な説明】

第１図は本発明を適用した電源装置の第１実施例を示す
回路図、第２図は上記電源装置の回路動作を説明する波形図、第３図は本発明の第２実施例を示す電源装置の回路図を
示すものである。３・・・制御回路、４・・・主トランス、５・・・出力
回路、１１・・・低入力検出回路、１２・・・ＰＷＭコ
ンノく一タ、１３・・・鋸歯状波信号発生回路、Ｖ、、
Ｖ、・・・電圧、■、・・・鋸歯状波信号、Ｖｐ、Ｖｃ
・・・パルス信号、Ｖｏ・・・出力電圧、Ｑ、〜Ｑ１ｔ
・・・トランジスタ、Ｑｌｓ・・・パワーＭＯＳＦＥＴ
、Ｑ人・・・保護回路を構成するトランジスタ、Ｓ４・
・・保護回路全構成するスイッチ。

Claims

【特許請求の範囲】１、（１）変圧器の１次側コイルの通電を制御する表面
酸化膜電界効果型トランジスタ（パワーＭＯＳＦＥＴ）
と、（２）上記変圧器の２次側コイルに誘起した出力電圧の
レベル変化に対応した制御信号を発生し、この制御信号
により上記表面酸化膜電界効果トランジスタを駆動する
制御回路と、（３）上記制御回路への通電を制御するスイッチ回路と
、（４）上記スイッチ回路を介する上記制御回路への通電
時にオフ状態になされ、通電遮断時にオン状態に動作し
て上記表面酸化膜電界効果型トランジスタのゲート蓄積
電荷を放電する保護回路と、をそれぞれ具備し、上記ゲ
ート蓄積電荷の放電により上記表面酸化膜電界効果型ト
ランジスタの破壊防止を行うことを特徴とする電源装置
。２、上記表面酸化膜電界効果型トランジスタのゲート蓄
積電荷を放電する保護回路は、上記制御回路と同一の半
導体基板内に形成されていることを特徴とする上記特許
請求の範囲第１項記載の電源装置。３、上記表面酸化膜電界効果型トランジスタのゲート蓄
積電荷を放電する保護回路は、電源スイッチに連動する
スイッチング素子で構成されていることを特徴とする上
記特許請求の範囲第１項記載の電源装置。