JPS6129498A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS6129498A JPS6129498A JP15084484A JP15084484A JPS6129498A JP S6129498 A JPS6129498 A JP S6129498A JP 15084484 A JP15084484 A JP 15084484A JP 15084484 A JP15084484 A JP 15084484A JP S6129498 A JPS6129498 A JP S6129498A
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- JP
- Japan
- Prior art keywords
- series
- memory
- mos transistor
- transistor group
- circuit
- Prior art date
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 5
- 238000010586 diagram Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007334 memory performance Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、半導体記憶装置に関する。
従来の半導体記憶装置では、第１図に示すように、直列
に複数個接続されたＭＯＳトランジスタ群（第１図では
直列メモリトランジスタ群を４つとし、番号１ 、２
、３ 、４ ｒ ５ Ｔ ６ ｔ ７ ｔ ８が対応す
る）のゲート駆動は、スタチックに駆動しているため、
他の直列メモリ一群と分離するトランジスタは不用であ
るが、ゲートを駆動する論理回路（番号９．１０が対応
）が多くなるため集積回路が大きくなるという欠点があ
った。
に複数個接続されたＭＯＳトランジスタ群（第１図では
直列メモリトランジスタ群を４つとし、番号１ 、２
、３ 、４ ｒ ５ Ｔ ６ ｔ ７ ｔ ８が対応す
る）のゲート駆動は、スタチックに駆動しているため、
他の直列メモリ一群と分離するトランジスタは不用であ
るが、ゲートを駆動する論理回路（番号９．１０が対応
）が多くなるため集積回路が大きくなるという欠点があ
った。
また論理回路が多いため、メモリーの動作スピードがか
なり遅延し、メモリー自体の制能もわるくなっていた。
なり遅延し、メモリー自体の制能もわるくなっていた。
その上、メモリ一部分と回路駆動部分との分離が′わる
く、集積回路のレイアウト上からみても、不都合が多い
。
く、集積回路のレイアウト上からみても、不都合が多い
。
更には、直列ＭＯＳトランジスタ群のゲート駆動を、ア
ナログスイッチを介して行なう場合にもアナログスイッ
チが０ＩＩＦＦ状態のとき、メモリトランジスタ群のゲ
ート電位が浮いてしまうという欠点があった。
ナログスイッチを介して行なう場合にもアナログスイッ
チが０ＩＩＦＦ状態のとき、メモリトランジスタ群のゲ
ート電位が浮いてしまうという欠点があった。
本発明は、このような問題点を解決するもので、その目
的とするところは、メモリ以外の論理回路を減らして、
集積回路を小さくしメモリーの動作スピードをあげ、メ
モリーの性能アップをはかることである。
的とするところは、メモリ以外の論理回路を減らして、
集積回路を小さくしメモリーの動作スピードをあげ、メ
モリーの性能アップをはかることである。
直列に複数個接続されたＭＯＳトランジスタ群で構成さ
れた直列ＭＯＳトランジスタ群を、並列に複数個接続し
て構成した牛堺体メモリーにおいて、該直列ＭＯＳトラ
ンジスタ群のゲートをアナログスイッチを介して制御し
、該直列ＭＯＳトランジスタ群に直列に該直列ＭＯＳト
ランジスタ群選択用のＭＯＳトランジスタを接続し、該
直列ＭＯＳトランジスタ群選択用ＭＯＳトランジスタの
ゲートをアナログスイッチを介さずにスタチックに駆動
することを特徴とする。
れた直列ＭＯＳトランジスタ群を、並列に複数個接続し
て構成した牛堺体メモリーにおいて、該直列ＭＯＳトラ
ンジスタ群のゲートをアナログスイッチを介して制御し
、該直列ＭＯＳトランジスタ群に直列に該直列ＭＯＳト
ランジスタ群選択用のＭＯＳトランジスタを接続し、該
直列ＭＯＳトランジスタ群選択用ＭＯＳトランジスタの
ゲートをアナログスイッチを介さずにスタチックに駆動
することを特徴とする。
以下、本発明について実施例に基づき詳細に説明する。
第２図は、本発明による一実施例を示す。
直列メモリートランジスタのゲート駆動は、アナログス
イッチ（番号ｅ３１．５２，５５．’５４゜３５、Ｓ６
，５７．Ｓ８）を介して、各直列トランジスタ群を共通
の信号線（番号、３９，４０゜４１．４２）で行なう。
イッチ（番号ｅ３１．５２，５５．’５４゜３５、Ｓ６
，５７．Ｓ８）を介して、各直列トランジスタ群を共通
の信号線（番号、３９，４０゜４１．４２）で行なう。
アナログスイッチ駆動用信号（番号４５，４６．４７に
対応）一本で、直列トランジスタ群選択用トランジスタ
（番号２９．３０に対応）のゲート駆動用信号線作成用
信号ラインの数だけ（第２図では、番号４３．．４４に
対応し、２本である）のアナログスイッチ群を駆動でき
る。従って、メモリトランジスタのゲ←ト駆動回路部分
の面積はほとんど配線のみになっている。
対応）一本で、直列トランジスタ群選択用トランジスタ
（番号２９．３０に対応）のゲート駆動用信号線作成用
信号ラインの数だけ（第２図では、番号４３．．４４に
対応し、２本である）のアナログスイッチ群を駆動でき
る。従って、メモリトランジスタのゲ←ト駆動回路部分
の面積はほとんど配線のみになっている。
この構成は、どのようなメモリー構成にしても使・用で
きるものである。
きるものである。
直列トランジスタ群のゲート駆動は、アナログスイッチ
を介して行なうため、信号線をカットした場合、各トラ
ンジスタのゲートを位は不定となるが、本回路では、直
列トランジスタ群逸択用トランジスタのゲートをスタチ
ックに駆動しているため、（番号４８．４９に対応）、
他の直列トランジスタ群とつながることはない。
を介して行なうため、信号線をカットした場合、各トラ
ンジスタのゲートを位は不定となるが、本回路では、直
列トランジスタ群逸択用トランジスタのゲートをスタチ
ックに駆動しているため、（番号４８．４９に対応）、
他の直列トランジスタ群とつながることはない。
直列トランジスタ選択用ＭＯＳトランジスタは、メモリ
ーのアドレスを指定することから考えて、当然必要なト
ランジスタでもあり、アドレス選択機能と直列トランジ
スタ群間の干渉を断つ機能の両方を兼ねそえている。
ーのアドレスを指定することから考えて、当然必要なト
ランジスタでもあり、アドレス選択機能と直列トランジ
スタ群間の干渉を断つ機能の両方を兼ねそえている。
また、番号４８．４９の論理については、′ＮＡ′ＮＤ
回路、ＮＯＲ回路を用いても位相をあわせれば、何ら問
題なく使用できる。メモリ一部分についても、ＮＣｈト
ランジスタ、Ｐｃｈトランジスタどちらについても、位
相をあわせれば、応用できる回路方式である。更には、
メモリーの容量か大きい場合にも、小さい場合にも使用
でき、直列トランジスタ群の数も（第二図の場合４つに
なっている）任意の数の場合について本回路を使用でき
る。
回路、ＮＯＲ回路を用いても位相をあわせれば、何ら問
題なく使用できる。メモリ一部分についても、ＮＣｈト
ランジスタ、Ｐｃｈトランジスタどちらについても、位
相をあわせれば、応用できる回路方式である。更には、
メモリーの容量か大きい場合にも、小さい場合にも使用
でき、直列トランジスタ群の数も（第二図の場合４つに
なっている）任意の数の場合について本回路を使用でき
る。
本囲路を採用することによって、次のようなメリットが
ある。
ある。
■ メモリのアドレスを指定するデコード回路が非常に
簡単となり、集積回路を小さくでき、集積回路のコスト
、歩留り等に大きなメリットをあたえる。
簡単となり、集積回路を小さくでき、集積回路のコスト
、歩留り等に大きなメリットをあたえる。
■ デコード回路が少なくなるためと、集積回路が小さ
くなるため、相乗的にメモリーの動作スピードカ格段に
アップされ、メモリー自体の性能アンプを可能にしてい
る。
くなるため、相乗的にメモリーの動作スピードカ格段に
アップされ、メモリー自体の性能アンプを可能にしてい
る。
■ 回路自体がシンプルなため、今後、メモリーの大容
蔗化に向けての最適な回路方式となっている。
蔗化に向けての最適な回路方式となっている。
■ 読みだし専用メモリー（ＲＯＭ ）とプログラム可
能なＲＯＭ（ＦＲＯＭ）、ランダムアクセスメモリー（
ＲＡＭ）等、すべてのメモリーについて応用できる回路
方式である。
能なＲＯＭ（ＦＲＯＭ）、ランダムアクセスメモリー（
ＲＡＭ）等、すべてのメモリーについて応用できる回路
方式である。
【図面の簡単な説明】
第１図は従来例の回路図である。
１．２，３，４，５，６．７．Ｂ・・・・・・メモリ用
ＭＯＢトランジスタ ９．１０・・・・・・ゲート駆動回路（アドレスデコー
ド回路） １１．１２・・・・・・データ読み出しライン１３．１
４・・・・・・ソース電源 第２図は本発明の実施例の回路図。 ２１．２２，２５，２４，２５，２６，２７゜２８・・
・・・・メモリ用ＭＯＳトランジスタ２９．５０・・・
・・・直列メモリトランジスタ群選択用ＭＯ５トランジ
スタ ３１．５２，５５，５４，５５，５６，５７．。 ３８・・・・・・アナログスイッチ ３９．４０，４１．４２・・・・・・直列メモリトラン
ジスタ群ゲート駆動信号ライン ４３．４４・・・・・・直列メモリトランジスタ群選択
用ＭＯＳトランジスタ用ゲート駆動用信号ライン４５．
４６．４７・・・・・・アナ、ログスイッチ駆動用信号
ライン ５０、ｊｌ 、５２，５３，５４，５５，５６゜５７
．５８．５９・・・・・・各メモリ一群のゲート駆動ラ
イン（ワードライン） ６０．６１・・・・・・データ読み出しライン６２．６
５・・・・・・ソース電源 以 上
ＭＯＢトランジスタ ９．１０・・・・・・ゲート駆動回路（アドレスデコー
ド回路） １１．１２・・・・・・データ読み出しライン１３．１
４・・・・・・ソース電源 第２図は本発明の実施例の回路図。 ２１．２２，２５，２４，２５，２６，２７゜２８・・
・・・・メモリ用ＭＯＳトランジスタ２９．５０・・・
・・・直列メモリトランジスタ群選択用ＭＯ５トランジ
スタ ３１．５２，５５，５４，５５，５６，５７．。 ３８・・・・・・アナログスイッチ ３９．４０，４１．４２・・・・・・直列メモリトラン
ジスタ群ゲート駆動信号ライン ４３．４４・・・・・・直列メモリトランジスタ群選択
用ＭＯＳトランジスタ用ゲート駆動用信号ライン４５．
４６．４７・・・・・・アナ、ログスイッチ駆動用信号
ライン ５０、ｊｌ 、５２，５３，５４，５５，５６゜５７
．５８．５９・・・・・・各メモリ一群のゲート駆動ラ
イン（ワードライン） ６０．６１・・・・・・データ読み出しライン６２．６
５・・・・・・ソース電源 以 上
Claims (1)
- 直列に複数個接続されたＭＯＳトランジスタ群で構成
された直列ＭＯＳトランジスタ群を、並列に複数個接続
して構成した半導体メモリーにおいて、該直列ＭＯＳト
ランジスタ群のゲートをアナログスイッチを介して制御
し、該直列ＭＯＳトランジスタ群に直列に該直列ＭＯＳ
トランジスタ群選択用のＭＯＳトランジスタを接続し、
該直列ＭＯＳトランジスタ群選択用ＭＯＳトランジスタ
群選択用ＭＯＳトランジスタのゲートをアナログスイッ
チを介さずにスタチックに駆動することを特徴とする半
導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15084484A JPS6129498A (ja) | 1984-07-20 | 1984-07-20 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15084484A JPS6129498A (ja) | 1984-07-20 | 1984-07-20 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6129498A true JPS6129498A (ja) | 1986-02-10 |
Family
ID=15505611
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15084484A Pending JPS6129498A (ja) | 1984-07-20 | 1984-07-20 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6129498A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0389600U (ja) * | 1989-12-27 | 1991-09-12 |
-
1984
- 1984-07-20 JP JP15084484A patent/JPS6129498A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0389600U (ja) * | 1989-12-27 | 1991-09-12 |
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