JPS6130347B2 - - Google Patents
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- Publication number
- JPS6130347B2 JPS6130347B2 JP56106733A JP10673381A JPS6130347B2 JP S6130347 B2 JPS6130347 B2 JP S6130347B2 JP 56106733 A JP56106733 A JP 56106733A JP 10673381 A JP10673381 A JP 10673381A JP S6130347 B2 JPS6130347 B2 JP S6130347B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- mosfet
- output terminal
- gate
- control signal
- Prior art date
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- Expired
Links
- 230000000295 complement effect Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
- H03K19/09487—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors using only depletion transistors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、相補型ゲート絶縁型電界効果トラン
ジスタを用いたダイナミツクデコーダ回路に関す
るものである。
ジスタを用いたダイナミツクデコーダ回路に関す
るものである。
Ｃ−MOSFET（相補型MOS構造の電界効果ト
ランジスタ）を用いた従来のダイナミツクデコー
ダ回路の例を第１図に示す。このダイナミツクデ
コーダはアドレス入力信号A1〜A3をＮチヤンネ
ルMOSFET（a1〜a3）のゲート入力とし、同期信
号φ１をＰチヤンネルMOSFETbのゲートに１
を入力端Ｅにそれぞれ入力し、φ１がＨレベル、
１がＬレベルかつ、アドレス信号が全てＨレベ
ルとなつた時、ＣにＨレベルが出力される。しか
しこの回路では、初期状態がφ１がＨレベル、
１がＬレベルかつ、アドレス信号の少なくとも１
本がＬレベルである場合、Ｂのレベルは
MOSFETのオフ抵抗の分割比で定数電圧とな
り、ＢとＣのレベルが安定な状態となり、信号Ｃ
を出力するインバータに短絡電流が流れてしま
う。
ランジスタ）を用いた従来のダイナミツクデコー
ダ回路の例を第１図に示す。このダイナミツクデ
コーダはアドレス入力信号A1〜A3をＮチヤンネ
ルMOSFET（a1〜a3）のゲート入力とし、同期信
号φ１をＰチヤンネルMOSFETbのゲートに１
を入力端Ｅにそれぞれ入力し、φ１がＨレベル、
１がＬレベルかつ、アドレス信号が全てＨレベ
ルとなつた時、ＣにＨレベルが出力される。しか
しこの回路では、初期状態がφ１がＨレベル、
１がＬレベルかつ、アドレス信号の少なくとも１
本がＬレベルである場合、Ｂのレベルは
MOSFETのオフ抵抗の分割比で定数電圧とな
り、ＢとＣのレベルが安定な状態となり、信号Ｃ
を出力するインバータに短絡電流が流れてしま
う。
本発明は、第２図の回路で、Ｄにプルアツプト
ランジスタ（第３図１）またはプルアツプ抵抗
（第３図２）またはデプレツシヨン型Ｎチヤンネ
ルMOSFETのドレイン、ソース、ゲートをそれ
ぞれ、デプレツシヨン型ＰチヤンネルMOSFET
のゲート、ソース、ドレインに接続した回路（第
３図３）を用いることにより、初期状態を設定す
ることができる回路とした。
ランジスタ（第３図１）またはプルアツプ抵抗
（第３図２）またはデプレツシヨン型Ｎチヤンネ
ルMOSFETのドレイン、ソース、ゲートをそれ
ぞれ、デプレツシヨン型ＰチヤンネルMOSFET
のゲート、ソース、ドレインに接続した回路（第
３図３）を用いることにより、初期状態を設定す
ることができる回路とした。
第３図の３の回路を用いたデコーダを理解する
ため、模式的断面構造を第４図に示す。この回路
はデプレツシヨン型のＮチヤンネル及びＰチヤン
ネルMOSFETで構成される。配線は図４に示す
ようにＮチヤンネルMOSFETのゲートをGND側
に接続し、ＰチヤンネルMOSFETのゲートをＶD
（プラス）に接続する。電圧ＶDを上げていくと、
２つのMOSFETが両方ともデプレツシヨン型の
ため、ＶDとともにＩDが増加する。ＩDの増加に
伴い電圧ＶMが上昇する。ＮチヤンネルMOSFET
のゲート電圧はGNDに固定してあるため、ＶMの
上昇は等価的にＮチヤンネルMOSFETが閉じる
方向に作用する。従つて、第４図の回路の電圧−
電流特性は第５図のようになる。第５図の特性は
第４図に示すデプレツシヨン型Ｎチヤンネル
MOSFETの閾値電圧ＶTNなどによつてかなり自
由に制御できる。第５図の特性を持つ回路を従来
の回路（第１図）のＤのトランジスタのかわりに
挿入した回路（第２図Ｄに第３図３を入れた回
路）は従来と同じデコード機能を有しながら、初
期状態における短絡電流をなくすことができる。
ため、模式的断面構造を第４図に示す。この回路
はデプレツシヨン型のＮチヤンネル及びＰチヤン
ネルMOSFETで構成される。配線は図４に示す
ようにＮチヤンネルMOSFETのゲートをGND側
に接続し、ＰチヤンネルMOSFETのゲートをＶD
（プラス）に接続する。電圧ＶDを上げていくと、
２つのMOSFETが両方ともデプレツシヨン型の
ため、ＶDとともにＩDが増加する。ＩDの増加に
伴い電圧ＶMが上昇する。ＮチヤンネルMOSFET
のゲート電圧はGNDに固定してあるため、ＶMの
上昇は等価的にＮチヤンネルMOSFETが閉じる
方向に作用する。従つて、第４図の回路の電圧−
電流特性は第５図のようになる。第５図の特性は
第４図に示すデプレツシヨン型Ｎチヤンネル
MOSFETの閾値電圧ＶTNなどによつてかなり自
由に制御できる。第５図の特性を持つ回路を従来
の回路（第１図）のＤのトランジスタのかわりに
挿入した回路（第２図Ｄに第３図３を入れた回
路）は従来と同じデコード機能を有しながら、初
期状態における短絡電流をなくすことができる。
また、アドレス信号をＰチヤンネルMOSFET
に入力させたダイナミツクデコーダに関してもプ
ルダウン回路を用いて同様に初期状態における短
絡電流をなくすことができる。
に入力させたダイナミツクデコーダに関してもプ
ルダウン回路を用いて同様に初期状態における短
絡電流をなくすことができる。
第１図はＣ−MOSFETを用いたダイナミツク
デコーダで、φ１，１は逆位相の同期信号、
A1，A2，A3はアドレス信号。第２図は、本発明
のダイナミツクデコーダの回路図である。第３図
は第５図Ｄに用いる回路であり１……プルアツプ
トランジスタ、２……プルアツプ抵抗、３……デ
プレツシヨン型ＮチヤンネルMOSFETのドレイ
ン、ソース、ゲートをそれぞれデプレツシヨン型
ＰチヤンネルMOSFETのゲート、ソース、ドレ
インに接続した回路である。第４図は第３図３の
回路の断面図、１……ｎ型半導体基板、２……ｐ
型ウエル領域、３，４，５……それぞれデプレツ
シヨン型ＮチヤンネルMOSFETのドレイン、ソ
ース、ゲート、６，７，８……それぞれデプレツ
シヨン型ＰチヤンネルMOSFETのソース、ドレ
イン、ゲート。第５図は、第４図の電圧−電流特
性を示す。
デコーダで、φ１，１は逆位相の同期信号、
A1，A2，A3はアドレス信号。第２図は、本発明
のダイナミツクデコーダの回路図である。第３図
は第５図Ｄに用いる回路であり１……プルアツプ
トランジスタ、２……プルアツプ抵抗、３……デ
プレツシヨン型ＮチヤンネルMOSFETのドレイ
ン、ソース、ゲートをそれぞれデプレツシヨン型
ＰチヤンネルMOSFETのゲート、ソース、ドレ
インに接続した回路である。第４図は第３図３の
回路の断面図、１……ｎ型半導体基板、２……ｐ
型ウエル領域、３，４，５……それぞれデプレツ
シヨン型ＮチヤンネルMOSFETのドレイン、ソ
ース、ゲート、６，７，８……それぞれデプレツ
シヨン型ＰチヤンネルMOSFETのソース、ドレ
イン、ゲート。第５図は、第４図の電圧−電流特
性を示す。
Claims (1)
- １ ゲート電極に第１の制御信号が印加され、ド
レインが出力端子に接続され、ソースが電源に接
続された第１導電型のMOSFETと、前記第１の
制御信号とは反転関係にある第２の制御信号の入
力端と前記出力端子との間に設けられ、ゲート電
極にアドレス信号が印加された第２導電型の
MOSFETが複数個縦続接続されたMOSFET群と
を含むダイナミツクデコーダ回路において、前記
出力端子の初期状態を決定するため、前記出力端
子と前記電源の間に抵抗成分となる抵抗素子又は
トランジスタを設けたことを特徴とするダイナミ
ツクデコーダ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56106733A JPS589355A (ja) | 1981-07-08 | 1981-07-08 | ダイナミツクデコ−ダ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56106733A JPS589355A (ja) | 1981-07-08 | 1981-07-08 | ダイナミツクデコ−ダ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS589355A JPS589355A (ja) | 1983-01-19 |
| JPS6130347B2 true JPS6130347B2 (ja) | 1986-07-12 |
Family
ID=14441129
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56106733A Granted JPS589355A (ja) | 1981-07-08 | 1981-07-08 | ダイナミツクデコ−ダ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS589355A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60180330A (ja) * | 1984-02-28 | 1985-09-14 | Nec Corp | Ｃｍｏｓレシオ回路 |
| JPS61120393A (ja) * | 1984-11-14 | 1986-06-07 | Fujitsu Ltd | アドレスデコ−ダ回路 |
-
1981
- 1981-07-08 JP JP56106733A patent/JPS589355A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS589355A (ja) | 1983-01-19 |
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