JPS6358493B2 - - Google Patents
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- JPS6358493B2 JPS6358493B2 JP56104133A JP10413381A JPS6358493B2 JP S6358493 B2 JPS6358493 B2 JP S6358493B2 JP 56104133 A JP56104133 A JP 56104133A JP 10413381 A JP10413381 A JP 10413381A JP S6358493 B2 JPS6358493 B2 JP S6358493B2
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- JP
- Japan
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- circuit
- point
- voltage
- threshold voltage
- resistance
- Prior art date
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- Expired
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/3565—Bistables with hysteresis, e.g. Schmitt trigger
Landscapes
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
この発明は相補型MOSトランジスタによつて
構成された、シユミツトトリガ回路に関する。
構成された、シユミツトトリガ回路に関する。
第１図はシユミツトトリガ回路の一般的な入出
力特性を示す図である。この回路の入出力特性
は、まず入力信号電圧VINがＯのとき出力信号電
圧VOUTは電源電圧VDDになつていて、次にVIN＝
Ｏの状態からVINの値を順次上昇させていき、
VINの値が低い側のしきい値電圧VthLを通り過ぎ
て高い側のしきい値電圧VthHに達すると出力信号
電圧VOUTはほぼＯに近い値に反転し、出力電圧
が反転した後に今度はVINの値を順次低下させて
いき、VINの値が高い側のしきい値電圧VthHを通
り過ぎて低い側のしきい値電圧VthLに達すると出
力信号電圧VOUTは再びVDDに反転するというヒス
テリシス特性を有するものであり、このような入
出力特性をもつシユミツトトリガ回路は種々の回
路に利用されている。なお、上記両しきい値電圧
VthL，VthHは、特に反転しきい値電圧と称されて
いる。
力特性を示す図である。この回路の入出力特性
は、まず入力信号電圧VINがＯのとき出力信号電
圧VOUTは電源電圧VDDになつていて、次にVIN＝
Ｏの状態からVINの値を順次上昇させていき、
VINの値が低い側のしきい値電圧VthLを通り過ぎ
て高い側のしきい値電圧VthHに達すると出力信号
電圧VOUTはほぼＯに近い値に反転し、出力電圧
が反転した後に今度はVINの値を順次低下させて
いき、VINの値が高い側のしきい値電圧VthHを通
り過ぎて低い側のしきい値電圧VthLに達すると出
力信号電圧VOUTは再びVDDに反転するというヒス
テリシス特性を有するものであり、このような入
出力特性をもつシユミツトトリガ回路は種々の回
路に利用されている。なお、上記両しきい値電圧
VthL，VthHは、特に反転しきい値電圧と称されて
いる。
ところで、上記第１図に示すような入出力特性
をもつシユミツトトリガ回路は、従来では第２図
ないし第４図に示すように構成されている。第２
図に示すものは、２個のインバータ１，２と２個
の抵抗３，４によつて構成され、このうち２個の
抵抗３，４の抵抗比によつて上記両反転しきい値
電圧VthL，VthHが決定される。この回路は抵抗を
用いているために入力インピーダンスが低く、か
つ抵抗値のばらつきも大きいために入力インピー
ダンスもばらつき、集積化した場合に一様なヒス
テリシス特性が得られないという欠点がある。
をもつシユミツトトリガ回路は、従来では第２図
ないし第４図に示すように構成されている。第２
図に示すものは、２個のインバータ１，２と２個
の抵抗３，４によつて構成され、このうち２個の
抵抗３，４の抵抗比によつて上記両反転しきい値
電圧VthL，VthHが決定される。この回路は抵抗を
用いているために入力インピーダンスが低く、か
つ抵抗値のばらつきも大きいために入力インピー
ダンスもばらつき、集積化した場合に一様なヒス
テリシス特性が得られないという欠点がある。
第３図に示すものは、上記両抵抗３，４の接続
点と電源電圧VDD印加点との間にもう１個の抵抗
５を追加挿入して、インバータ１の回路しきい値
電圧の移動を可能としたものであるが、第２図の
ものと同様に入力インピーダンスが低く、かつば
らつくために、集積化した場合に一様なヒステリ
シス特性が得られないという欠点がある。
点と電源電圧VDD印加点との間にもう１個の抵抗
５を追加挿入して、インバータ１の回路しきい値
電圧の移動を可能としたものであるが、第２図の
ものと同様に入力インピーダンスが低く、かつば
らつくために、集積化した場合に一様なヒステリ
シス特性が得られないという欠点がある。
第４図に示すものは抵抗を一切用いずに、
MOSインバータ１１〜１３およびMOSトランジ
スタを用いた伝送ゲート１４によつて回路を構成
することにより入力インピーダンスの影響をなく
すようにしたものである。したがつて集積化した
場合に一様なヒステリシス特性は得られるが、伝
送ゲート１４を構成するMOSトランジスタのバ
ツクゲートバイアスの影響およびこの伝送ゲート
１４のソース、ドレインに生じる寄生容量の影響
によつて高速動作させるには適さないという欠点
がある。
MOSインバータ１１〜１３およびMOSトランジ
スタを用いた伝送ゲート１４によつて回路を構成
することにより入力インピーダンスの影響をなく
すようにしたものである。したがつて集積化した
場合に一様なヒステリシス特性は得られるが、伝
送ゲート１４を構成するMOSトランジスタのバ
ツクゲートバイアスの影響およびこの伝送ゲート
１４のソース、ドレインに生じる寄生容量の影響
によつて高速動作させるには適さないという欠点
がある。
また第４図回路では合計８個のMOSトランジ
スタを必要としている。したがつて従来では、よ
り素子数の少ない回路が望まれている。
スタを必要としている。したがつて従来では、よ
り素子数の少ない回路が望まれている。
そこでさらに従来では、集積化した場合に一様
なヒステリシス特性が得られ、かつ素子数が少な
くしかも高速動作に適したシユミツトトリガ回路
が考えられている。第５図はその構成を示すもの
であり、正極性の電位VDD印加点と接地電位（基
準電圧）印加点との間はＰチヤネルMOSトラン
ジスタ（以下Ｐ−MOSTと略称する）３１とＮ
チヤネルMOSトランジスタ（以下Ｎ−MOSTと
略称する）３２が直列接続されている。そして上
記Ｐ−MOST３１およびＮ−MOST３２の両ゲ
ートが共通接続されてここに入力信号INが与え
られる。また上記Ｐ−MOST３１とＮ−MOST
３２の直列接続点である回路点（第１の出力点）
３３と上記電位VDD印加点との間にはＰ−MOST
３４が挿入され、回路点３３と上記接地電位印加
点との間にはＮ−MOST３５が挿入されている。
そしてまた、上記回路点３３にはＣ−MOSイン
バータ３６の入力端が接続され、回路点３３の信
号がこのＣ−MOSインバータ３６に与えられる。
上記Ｃ−MOSインバータ３６の出力信号はこの
回路の出力信号OUTとして外部に出力されると
共に、上記Ｐ−MOST３４およびＮ−MOST３
５の両ゲートに与えられる。
なヒステリシス特性が得られ、かつ素子数が少な
くしかも高速動作に適したシユミツトトリガ回路
が考えられている。第５図はその構成を示すもの
であり、正極性の電位VDD印加点と接地電位（基
準電圧）印加点との間はＰチヤネルMOSトラン
ジスタ（以下Ｐ−MOSTと略称する）３１とＮ
チヤネルMOSトランジスタ（以下Ｎ−MOSTと
略称する）３２が直列接続されている。そして上
記Ｐ−MOST３１およびＮ−MOST３２の両ゲ
ートが共通接続されてここに入力信号INが与え
られる。また上記Ｐ−MOST３１とＮ−MOST
３２の直列接続点である回路点（第１の出力点）
３３と上記電位VDD印加点との間にはＰ−MOST
３４が挿入され、回路点３３と上記接地電位印加
点との間にはＮ−MOST３５が挿入されている。
そしてまた、上記回路点３３にはＣ−MOSイン
バータ３６の入力端が接続され、回路点３３の信
号がこのＣ−MOSインバータ３６に与えられる。
上記Ｃ−MOSインバータ３６の出力信号はこの
回路の出力信号OUTとして外部に出力されると
共に、上記Ｐ−MOST３４およびＮ−MOST３
５の両ゲートに与えられる。
上記第５図において、Ｐ−MOST３１とＮ−
MOST３２はＣ−MOSインバータ３７を、Ｐ−
MOST３４とＮ−MOST３５はもう一つのＣ−
MOSインバータ３８をそれぞれ構成するために、
この第５図回路の等価回路は第６図に示す通りで
ある。
MOST３２はＣ−MOSインバータ３７を、Ｐ−
MOST３４とＮ−MOST３５はもう一つのＣ−
MOSインバータ３８をそれぞれ構成するために、
この第５図回路の等価回路は第６図に示す通りで
ある。
また第５図回路において、VDD＝５（Ｖ）の場
合に、低い側の反転しきい値電圧VthLを1.5（Ｖ）
に調整するためにＰ−MOST３１とＮ−MOST
３５のコンダクタンス（gm）比が所定の値に設
定され、また高い側の反転しきい値電圧VthHを
3.5（Ｖ）に調整するためにＰ−MOST３４とＮ−
MOST３２のコンダクタンス比が所定の値に設
定されている。
合に、低い側の反転しきい値電圧VthLを1.5（Ｖ）
に調整するためにＰ−MOST３１とＮ−MOST
３５のコンダクタンス（gm）比が所定の値に設
定され、また高い側の反転しきい値電圧VthHを
3.5（Ｖ）に調整するためにＰ−MOST３４とＮ−
MOST３２のコンダクタンス比が所定の値に設
定されている。
次に上記のように構成された回路の動作を第７
図に示す波形図を用いて説明する。まず、入力信
号INが０（Ｖ）一定になつているとき、Ｐ−
MOST３１がオン状態、Ｎ−MOST３２がカツ
トオフ状態となり、回路点３３は高レベル（VDD
レベル＝５（Ｖ））となる。Ｃ−MOSインバータ
３６は通常のインバータであり回路しきい値電圧
VthCは電源電圧VDDの1/2、すなわち2.5（Ｖ）であ
るために、出力信号OUTは低レベル（０（Ｖ））
になる。上記信号OUTはＰ−MOST３４、Ｎ−
MOST３５はそれぞれのゲート入力となるため
に、Ｐ−MOST３４はオン状態、Ｎ−MOST３
５はカツトオフ状態となる。
図に示す波形図を用いて説明する。まず、入力信
号INが０（Ｖ）一定になつているとき、Ｐ−
MOST３１がオン状態、Ｎ−MOST３２がカツ
トオフ状態となり、回路点３３は高レベル（VDD
レベル＝５（Ｖ））となる。Ｃ−MOSインバータ
３６は通常のインバータであり回路しきい値電圧
VthCは電源電圧VDDの1/2、すなわち2.5（Ｖ）であ
るために、出力信号OUTは低レベル（０（Ｖ））
になる。上記信号OUTはＰ−MOST３４、Ｎ−
MOST３５はそれぞれのゲート入力となるため
に、Ｐ−MOST３４はオン状態、Ｎ−MOST３
５はカツトオフ状態となる。
次に上記の状態から入力信号INの電圧が順次
上昇していくとする。入力信号INの電圧がＮ−
MOST３２の素子しきい値電圧VthNに近ずくと、
Ｎ−MOST３２はカツトオフ状態からしだいに
オン状態に遷移して電流が流れ始める。このとき
Ｎ−MOST３２のオン抵抗は、極めて大きな値
からある低い値に向つて小さくなり始める。いま
仮にＰ−MOST３４とＮ−MOST３５がないと
すると、Ｃ−MOSインバータ３７は通常のＣ−
MOSインバータと同様にINが1/2VDDに達した時
にＰ−MOST３１とＮ−MOST３２のオン抵抗
がほぼ等しくなり、回路点３３の電圧は1/2VDD
となつてＣ−MOSインバータ３６の出力信号は
０（Ｖ）に反転する。ところが、Ｐ−MOST３
４、Ｎ−MOST３５が設けられているために、
Ｐ−MOST３１とＮ−MOST３２のオン抵抗が
等しくなりつつあるときでも、Ｐ−MOST３４
のオン抵抗は信号OUTが０（Ｖ）を維持している
限り極めて小さくむしろこのＰ−MOST３４の
オン抵抗とＮ−MOST３２のオン抵抗との比に
よつて回路点３３の電圧レベルが決定され、この
値は５（Ｖ）近傍の値となり、したがつてＣ−
MOSインバータ３６は反転しない。
上昇していくとする。入力信号INの電圧がＮ−
MOST３２の素子しきい値電圧VthNに近ずくと、
Ｎ−MOST３２はカツトオフ状態からしだいに
オン状態に遷移して電流が流れ始める。このとき
Ｎ−MOST３２のオン抵抗は、極めて大きな値
からある低い値に向つて小さくなり始める。いま
仮にＰ−MOST３４とＮ−MOST３５がないと
すると、Ｃ−MOSインバータ３７は通常のＣ−
MOSインバータと同様にINが1/2VDDに達した時
にＰ−MOST３１とＮ−MOST３２のオン抵抗
がほぼ等しくなり、回路点３３の電圧は1/2VDD
となつてＣ−MOSインバータ３６の出力信号は
０（Ｖ）に反転する。ところが、Ｐ−MOST３
４、Ｎ−MOST３５が設けられているために、
Ｐ−MOST３１とＮ−MOST３２のオン抵抗が
等しくなりつつあるときでも、Ｐ−MOST３４
のオン抵抗は信号OUTが０（Ｖ）を維持している
限り極めて小さくむしろこのＰ−MOST３４の
オン抵抗とＮ−MOST３２のオン抵抗との比に
よつて回路点３３の電圧レベルが決定され、この
値は５（Ｖ）近傍の値となり、したがつてＣ−
MOSインバータ３６は反転しない。
次に入力信号INの電圧がさらに上昇し、予め
調整されたこの回路の高い側の反転しきい値電圧
VthH（＝3.5（Ｖ））に近ずくと、Ｎ−MOST３２の
オン抵抗は極めて小さな値となり、ほぼＰ−
MOST３４のものと等しい値となる。したがつ
て、このときには、回路点３３の電圧レベルは５
（Ｖ）から2.5（Ｖ）に漸近し、これによつてＣ−
MOSインバータ３６は反転し始める。そして入
力信号INの電圧が3.5（Ｖ）を越えると、Ｐ−
MOST３４とＮ−MOST３２とのオン抵抗比は
逆転して回路点３３の電圧レベルは2.5（Ｖ）以下
になる。これによつてＣ−MOSインバータ３６
は完全に反転し、出力信号OUTは０（Ｖ）から
VDD、すなわち５（Ｖ）に立上る。この後、Ｐ−
MOST３４はカツトオフ状態となつてそのオン
抵抗は極めて大きくなり、Ｎ−MOST３５はオ
ン状態となつてそのオン抵抗は極めて小さくなる
ため、回路点３３と出力信号OUTとは正帰還状
態となつて出力信号OUTは急激に５（Ｖ）に近ず
く。
調整されたこの回路の高い側の反転しきい値電圧
VthH（＝3.5（Ｖ））に近ずくと、Ｎ−MOST３２の
オン抵抗は極めて小さな値となり、ほぼＰ−
MOST３４のものと等しい値となる。したがつ
て、このときには、回路点３３の電圧レベルは５
（Ｖ）から2.5（Ｖ）に漸近し、これによつてＣ−
MOSインバータ３６は反転し始める。そして入
力信号INの電圧が3.5（Ｖ）を越えると、Ｐ−
MOST３４とＮ−MOST３２とのオン抵抗比は
逆転して回路点３３の電圧レベルは2.5（Ｖ）以下
になる。これによつてＣ−MOSインバータ３６
は完全に反転し、出力信号OUTは０（Ｖ）から
VDD、すなわち５（Ｖ）に立上る。この後、Ｐ−
MOST３４はカツトオフ状態となつてそのオン
抵抗は極めて大きくなり、Ｎ−MOST３５はオ
ン状態となつてそのオン抵抗は極めて小さくなる
ため、回路点３３と出力信号OUTとは正帰還状
態となつて出力信号OUTは急激に５（Ｖ）に近ず
く。
一方、入力信号INが５（Ｖ）一定になつている
とき、Ｎ−MOST３５はオン状態でありそのオ
ン抵抗は極めて小さく、またＰ−MOST３４は
カツトオフでありそのオン抵抗は極めて大きい。
この状態で入力信号INの電圧が順次低下してい
き、2.5（Ｖ）近傍の値になつてＰ−MOST３１の
オン抵抗とＮ−MOST３２のオン抵抗とがほぼ
等しくなりつつあるときでも、Ｎ−MOST３５
のオン抵抗は信号OUTが５（Ｖ）を維持している
限り極めて小さく、むしろこのＮ−MOST３５
のオン抵抗とＰ−MOST３１のオン抵抗との比
によつて回路点３３の電圧レベルが決定され、こ
の値は０（Ｖ）近傍の値となる。したがつてＣ−
MOSインバータ３６は反転しない。
とき、Ｎ−MOST３５はオン状態でありそのオ
ン抵抗は極めて小さく、またＰ−MOST３４は
カツトオフでありそのオン抵抗は極めて大きい。
この状態で入力信号INの電圧が順次低下してい
き、2.5（Ｖ）近傍の値になつてＰ−MOST３１の
オン抵抗とＮ−MOST３２のオン抵抗とがほぼ
等しくなりつつあるときでも、Ｎ−MOST３５
のオン抵抗は信号OUTが５（Ｖ）を維持している
限り極めて小さく、むしろこのＮ−MOST３５
のオン抵抗とＰ−MOST３１のオン抵抗との比
によつて回路点３３の電圧レベルが決定され、こ
の値は０（Ｖ）近傍の値となる。したがつてＣ−
MOSインバータ３６は反転しない。
次に入力信号INの電圧がさらに降下し、予め
調整されたこの回路の低い側の反転しきい値電圧
VthL（＝1.5（Ｖ））に近ずくと、Ｐ−MOST３１の
オン抵抗は極めて小さな値となり、ほぼＮ−
MOST３５のものと等しい値となる。したがつ
て、このときには、回路点３３の電圧レベルは０
（Ｖ）から2.5（Ｖ）に漸近し、これによつてＣ−
MOSインバータ３６は反転し始める。そして入
力信号INの電圧が1.5（Ｖ）よりも下がると、Ｐ
−MOST３１とＮ−MOST３５とのオン抵抗比
は逆転して回路点３３の電圧レベルは2.5（Ｖ）以
上になる。これによつてＣ−MOSインバータ３
６は完全に反転し、出力信号OUTは５（Ｖ）から
０（Ｖ）に立下る。この後、Ｐ−MOST３４はオ
ン状態となつてそのオン抵抗は極めて小さくな
り、Ｎ−MOST３５はカツトオフ状態となつて
そのオン抵抗は極めて大きくなるため、回路点３
３と出力信号OUTとは再び正帰還状態となつて
出力信号OUTは急激に０（Ｖ）に近ずく。
調整されたこの回路の低い側の反転しきい値電圧
VthL（＝1.5（Ｖ））に近ずくと、Ｐ−MOST３１の
オン抵抗は極めて小さな値となり、ほぼＮ−
MOST３５のものと等しい値となる。したがつ
て、このときには、回路点３３の電圧レベルは０
（Ｖ）から2.5（Ｖ）に漸近し、これによつてＣ−
MOSインバータ３６は反転し始める。そして入
力信号INの電圧が1.5（Ｖ）よりも下がると、Ｐ
−MOST３１とＮ−MOST３５とのオン抵抗比
は逆転して回路点３３の電圧レベルは2.5（Ｖ）以
上になる。これによつてＣ−MOSインバータ３
６は完全に反転し、出力信号OUTは５（Ｖ）から
０（Ｖ）に立下る。この後、Ｐ−MOST３４はオ
ン状態となつてそのオン抵抗は極めて小さくな
り、Ｎ−MOST３５はカツトオフ状態となつて
そのオン抵抗は極めて大きくなるため、回路点３
３と出力信号OUTとは再び正帰還状態となつて
出力信号OUTは急激に０（Ｖ）に近ずく。
以下同様に、入力信号INの電圧が０（Ｖ）から
順次上昇し高い側の反転しきい値電圧3.5（Ｖ）に
達すると出力信号OUTの電圧は５（Ｖ）に反転
し、今度は５（Ｖ）から順次降下し低い側の反転
しきい値電圧1.5（Ｖ）以下になると出力信号
OUTの電圧は０（Ｖ）に反転して、入力信号IN
に対して出力信号OUTはヒステリシス特性をも
つことになる。
順次上昇し高い側の反転しきい値電圧3.5（Ｖ）に
達すると出力信号OUTの電圧は５（Ｖ）に反転
し、今度は５（Ｖ）から順次降下し低い側の反転
しきい値電圧1.5（Ｖ）以下になると出力信号
OUTの電圧は０（Ｖ）に反転して、入力信号IN
に対して出力信号OUTはヒステリシス特性をも
つことになる。
ところで上記第５図回路において、入力信号
INはＰ−MOST３１およびＮ−MOST３２の両
ゲートに与えられるために入力インピーダンスは
極めて高くなる。また素子数を比較した場合、第
４図回路および第５図回路ではそれぞれ８個の
MOSトランジスタを必要とするが、第５図回路
では６個で済む。
INはＰ−MOST３１およびＮ−MOST３２の両
ゲートに与えられるために入力インピーダンスは
極めて高くなる。また素子数を比較した場合、第
４図回路および第５図回路ではそれぞれ８個の
MOSトランジスタを必要とするが、第５図回路
では６個で済む。
さらに回路点３３と電位VDD印加点あるいは接
地電位点との間には１個のMOSトランジスタし
か挿入されていないので、この回路点３３におけ
る寄生容量も小さく、したがつて信号遅れが少な
く高速動作に適している。
地電位点との間には１個のMOSトランジスタし
か挿入されていないので、この回路点３３におけ
る寄生容量も小さく、したがつて信号遅れが少な
く高速動作に適している。
しかしながら、この第５図のシユミツトトリガ
回路の場合、低い側のしきい値電圧VthLはＰ−
MOST３１とＮ−MOST３５のコンダクタンス
比に基づいて決定され、高い側のしきい値電圧
VthHはＰ−MOST３４とＮ−MOST３２のコン
ダクタンス比に基づいて決定される。ところで、
集積化の際にＰ−MOST及びＮ−MOSTのしき
い値電圧にはそれぞればらつきが発生することが
知られており、しかもＰ−MOSTとＮ−MOST
のしきい値電圧のばらつく方向は互いに逆方向と
なる。このため、MOSTのしきい値電圧にばら
つきが発生した場合に低い側のしきい値電圧VthL
と高い側のしきい値電圧VthHとが変動するという
問題がある。
回路の場合、低い側のしきい値電圧VthLはＰ−
MOST３１とＮ−MOST３５のコンダクタンス
比に基づいて決定され、高い側のしきい値電圧
VthHはＰ−MOST３４とＮ−MOST３２のコン
ダクタンス比に基づいて決定される。ところで、
集積化の際にＰ−MOST及びＮ−MOSTのしき
い値電圧にはそれぞればらつきが発生することが
知られており、しかもＰ−MOSTとＮ−MOST
のしきい値電圧のばらつく方向は互いに逆方向と
なる。このため、MOSTのしきい値電圧にばら
つきが発生した場合に低い側のしきい値電圧VthL
と高い側のしきい値電圧VthHとが変動するという
問題がある。
この発明は上記のような事情を考慮してなされ
たものであり、その目的は、集積化した場合に一
様なヒステリシス特性が得られ、しかも各MOS
トランジスタのしきい値電圧にばらつきが発生し
た場合でも低い側のしきい値電圧と高い側のしき
い値電圧の変動を防止することができるシユミツ
トトリガ回路を提供することにある。
たものであり、その目的は、集積化した場合に一
様なヒステリシス特性が得られ、しかも各MOS
トランジスタのしきい値電圧にばらつきが発生し
た場合でも低い側のしきい値電圧と高い側のしき
い値電圧の変動を防止することができるシユミツ
トトリガ回路を提供することにある。
以下、図面を参照してこの発明を実施例により
説明する。
説明する。
第８図はこの発明の実施例による構成を示す回
路図である。この実施例回路は、前記第５図に示
す従来回路の前記Ｐ−MOST３４とＮ−MOST
３５それぞれの代りに逆チヤネルのMOSTを用
いるようにしたものである。すなわち、回路点３
３と電位VDD印加点との間にはＮ−MOST４２が
挿入され、回路点３３と接地電位印加点との間に
はＰ−MOST４３が挿入されている。この場合、
上記両MOSTのゲートには前のＣ−MOSインバ
ータ３６の出力信号を反転するＣ−MOSインバ
ータ４４の出力信号が与えられる。この回路では
Ｐ−MOST４２、Ｎ−MOST４３のバツクゲー
ト効果によつて両オン抵抗が高いものとなり、低
電力消費化が期待できる。
路図である。この実施例回路は、前記第５図に示
す従来回路の前記Ｐ−MOST３４とＮ−MOST
３５それぞれの代りに逆チヤネルのMOSTを用
いるようにしたものである。すなわち、回路点３
３と電位VDD印加点との間にはＮ−MOST４２が
挿入され、回路点３３と接地電位印加点との間に
はＰ−MOST４３が挿入されている。この場合、
上記両MOSTのゲートには前のＣ−MOSインバ
ータ３６の出力信号を反転するＣ−MOSインバ
ータ４４の出力信号が与えられる。この回路では
Ｐ−MOST４２、Ｎ−MOST４３のバツクゲー
ト効果によつて両オン抵抗が高いものとなり、低
電力消費化が期待できる。
しかもこの実施例回路では、シユミツトトリガ
回路の低い側のしきい値電圧VthLがＰ−MOST
３１とＰ−MOST４３のコンダクタンス比に基
づいて決定され、また、高い側のしきい値電圧
VthHがＮ−MOST３２とＮ−MOST４２のコン
ダクタンス比に基づいて決定される。このため、
トランジスタのしきい値電圧にばらつきが生じ、
コンダクタンスにばらつきが生じた場合でも、Ｐ
−MOST３１，４３のコンダクタンスは同一方
向に変化するために低い側のしきい値電圧VthLは
一定にされる。同様にトランジスタのコンダクタ
ンスにばらつきが生じた場合でも、Ｎ−MOST
３２，４２のコンダクタンスは同一方向に変化す
るために高い側のしきい値電圧VthHも一定にされ
る。すなわち、この実施例のシユミツトトリガ回
路は、しきい値電圧にばらつきが生じても安定に
動作を行なうことになる。
回路の低い側のしきい値電圧VthLがＰ−MOST
３１とＰ−MOST４３のコンダクタンス比に基
づいて決定され、また、高い側のしきい値電圧
VthHがＮ−MOST３２とＮ−MOST４２のコン
ダクタンス比に基づいて決定される。このため、
トランジスタのしきい値電圧にばらつきが生じ、
コンダクタンスにばらつきが生じた場合でも、Ｐ
−MOST３１，４３のコンダクタンスは同一方
向に変化するために低い側のしきい値電圧VthLは
一定にされる。同様にトランジスタのコンダクタ
ンスにばらつきが生じた場合でも、Ｎ−MOST
３２，４２のコンダクタンスは同一方向に変化す
るために高い側のしきい値電圧VthHも一定にされ
る。すなわち、この実施例のシユミツトトリガ回
路は、しきい値電圧にばらつきが生じても安定に
動作を行なうことになる。
以上説明したようにこの発明によれば、集積化
した場合に一様なヒステリシス特性が得られ、し
かもMOSトランジスタのしきい値電圧にばらつ
きが発生しても、ヒステリシス特性の高低両側の
しきい値電圧の変動を防止することができるシユ
ミツトトリガ回路を提供することができる。
した場合に一様なヒステリシス特性が得られ、し
かもMOSトランジスタのしきい値電圧にばらつ
きが発生しても、ヒステリシス特性の高低両側の
しきい値電圧の変動を防止することができるシユ
ミツトトリガ回路を提供することができる。
第１図はシユミツトトリガ回路の一般的な入出
力特性図、第２図ないし第５図はそれぞれ従来の
シユミツトトリガ回路の構成図、第６図は第５図
の従来回路の等価回路図、第７図は上記第５図回
路の動作を説明するための波形図、第８図はこの
発明の一実施列の回路構成図である。 ３１，３４，４３……ＰチヤネルMOSトラン
ジスタ（Ｐ−MOST）、３２，３５，４２……Ｎ
チヤネルMOSトランジスタ（Ｎ−MOST）、３
６，４４……Ｃ−MOSインバータ。
力特性図、第２図ないし第５図はそれぞれ従来の
シユミツトトリガ回路の構成図、第６図は第５図
の従来回路の等価回路図、第７図は上記第５図回
路の動作を説明するための波形図、第８図はこの
発明の一実施列の回路構成図である。 ３１，３４，４３……ＰチヤネルMOSトラン
ジスタ（Ｐ−MOST）、３２，３５，４２……Ｎ
チヤネルMOSトランジスタ（Ｎ−MOST）、３
６，４４……Ｃ−MOSインバータ。
Claims (1)
- 【特許請求の範囲】 １ 一方電位供給点と第１の出力点との間に挿入
されゲートに入力信号が供給される一方チヤネル
の第１のMOSトランジスタと、 上記第１の出力点と他方電位供給点との間に挿
入されゲートに上記入力信号が供給される他方チ
ヤネルの第２のMOSトランジスタと、 上記第１の出力点の信号を反転する第１のイン
バータと、 上記第１のインバータの出力信号を反転する第
２のインバータと、 一方電位供給点と上記第１の出力点との間に挿
入されゲートに上記第２のインバータの出力信号
が供給される他方チヤネルの第３のMOSトラン
ジスタと、 上記第１の出力点と他方電位供給点との間に挿
入されゲートに上記第２のインバータの出力信号
が供給される一方チヤネルの第４のMOSトラン
ジスタとを具備し、 所望する反転しきい値電圧に応じて上記記第１
と第４のMOSトランジスタのコンダクタンス比
及び上記第２と第３のMOSトランジスタのコン
ダクタンス比を設定するように構成したことを特
徴とするシユミツトトリガ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10413381A JPS586620A (ja) | 1981-07-03 | 1981-07-03 | シユミツトトリガ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10413381A JPS586620A (ja) | 1981-07-03 | 1981-07-03 | シユミツトトリガ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS586620A JPS586620A (ja) | 1983-01-14 |
| JPS6358493B2 true JPS6358493B2 (ja) | 1988-11-16 |
Family
ID=14372603
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10413381A Granted JPS586620A (ja) | 1981-07-03 | 1981-07-03 | シユミツトトリガ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS586620A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL8301711A (nl) * | 1983-05-13 | 1984-12-03 | Philips Nv | Complementaire igfet schakeling. |
| JPS62165785A (ja) * | 1986-01-17 | 1987-07-22 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH0188524U (ja) * | 1987-12-04 | 1989-06-12 | ||
| JPH0191333U (ja) * | 1987-12-07 | 1989-06-15 | ||
| JP2005260602A (ja) * | 2004-03-11 | 2005-09-22 | Seiko Epson Corp | 高ヒステリシス幅入力回路 |
| JP2005260601A (ja) * | 2004-03-11 | 2005-09-22 | Seiko Epson Corp | 高ヒステリシス幅入力回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5474353A (en) * | 1977-11-25 | 1979-06-14 | Sanyo Electric Co Ltd | Hysteresis circuit |
| JPS5480058A (en) * | 1977-12-09 | 1979-06-26 | Hitachi Ltd | Schmitt trigger circuit |
-
1981
- 1981-07-03 JP JP10413381A patent/JPS586620A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS586620A (ja) | 1983-01-14 |
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