JPS6131489B2 - - Google Patents
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- JPS6131489B2 JPS6131489B2 JP55003698A JP369880A JPS6131489B2 JP S6131489 B2 JPS6131489 B2 JP S6131489B2 JP 55003698 A JP55003698 A JP 55003698A JP 369880 A JP369880 A JP 369880A JP S6131489 B2 JPS6131489 B2 JP S6131489B2
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Program-control systems
- G05B19/02—Program-control systems electric
- G05B19/18—Numerical control [NC], i.e. automatically operating machines, in particular machine tools, e.g. in a manufacturing environment, so as to execute positioning, movement or co-ordinated operations by means of program data in numerical form
- G05B19/41—Numerical control [NC], i.e. automatically operating machines, in particular machine tools, e.g. in a manufacturing environment, so as to execute positioning, movement or co-ordinated operations by means of program data in numerical form characterised by interpolation, e.g. the computation of intermediate points between programmed end points to define the path to be followed and the rate of travel along that path
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G1/00—Control arrangements or circuits, of interest only in connection with cathode-ray tube indicators; General aspects or details, e.g. selection emphasis on particular characters, dashed line or dotted line generation; Preprocessing of data
- G09G1/06—Control arrangements or circuits, of interest only in connection with cathode-ray tube indicators; General aspects or details, e.g. selection emphasis on particular characters, dashed line or dotted line generation; Preprocessing of data using single beam tubes, e.g. three-dimensional or perspective representation, rotation or translation of display pattern, hidden lines, shadows
- G09G1/08—Control arrangements or circuits, of interest only in connection with cathode-ray tube indicators; General aspects or details, e.g. selection emphasis on particular characters, dashed line or dotted line generation; Preprocessing of data using single beam tubes, e.g. three-dimensional or perspective representation, rotation or translation of display pattern, hidden lines, shadows the beam directly tracing characters, the information to be displayed controlling the deflection and the intensity as a function of time in two spatial co-ordinates, e.g. according to a cartesian co-ordinate system
- G09G1/10—Control arrangements or circuits, of interest only in connection with cathode-ray tube indicators; General aspects or details, e.g. selection emphasis on particular characters, dashed line or dotted line generation; Preprocessing of data using single beam tubes, e.g. three-dimensional or perspective representation, rotation or translation of display pattern, hidden lines, shadows the beam directly tracing characters, the information to be displayed controlling the deflection and the intensity as a function of time in two spatial co-ordinates, e.g. according to a cartesian co-ordinate system the deflection signals being produced by essentially digital means, e.g. incrementally
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G1/00—Control arrangements or circuits, of interest only in connection with cathode-ray tube indicators; General aspects or details, e.g. selection emphasis on particular characters, dashed line or dotted line generation; Preprocessing of data
- G09G1/26—Control arrangements or circuits, of interest only in connection with cathode-ray tube indicators; General aspects or details, e.g. selection emphasis on particular characters, dashed line or dotted line generation; Preprocessing of data using storage tubes
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- Computing Systems (AREA)
- Control Of Position Or Direction (AREA)
- Image Generation (AREA)
- Complex Calculations (AREA)
Description
【発明の詳細な説明】
本発明はデイスプレイ・システム、特にベクト
ル発生デイスプレイ・システムに関するものであ
る。更に詳しくいえば、本発明は１つのベクトル
の両端の縦座標又は横座標を表わす２つの量の間
の絶対的な差を発生するための機構に関するもの
である。
ル発生デイスプレイ・システムに関するものであ
る。更に詳しくいえば、本発明は１つのベクトル
の両端の縦座標又は横座標を表わす２つの量の間
の絶対的な差を発生するための機構に関するもの
である。
コンピユータ制御のベクトル・グラフイツク・
システムでは、スクリーンの絶対座標値を表わす
信号によつて駆動されるベクトル・デイスプレイ
制御を使用するのが普通である。代表的なベクト
ル・デイスプレイ制御は各ベクトルに対する始端
座標値と終端座標値との間の絶対的な差によつて
ベクトルの大きさを得ている。このために、その
代表的なベクトル・デイスプレイ制御は２つの数
値の間の絶対的な差を発生するための装置を持つ
ている。
システムでは、スクリーンの絶対座標値を表わす
信号によつて駆動されるベクトル・デイスプレイ
制御を使用するのが普通である。代表的なベクト
ル・デイスプレイ制御は各ベクトルに対する始端
座標値と終端座標値との間の絶対的な差によつて
ベクトルの大きさを得ている。このために、その
代表的なベクトル・デイスプレイ制御は２つの数
値の間の絶対的な差を発生するための装置を持つ
ている。
一般に使用されている従来の絶対値発生装置は
１つの加算器、１つの比較器及び２つの排他的
OR回路より成つている。２つの入力数のうちの
小さい方（比較器によつて決定される）が排他的
OR回路の１つによつて反転され、そしてそれら
２つの入力数の間の絶対差が加算器を介して１つ
の通過で発生される。
１つの加算器、１つの比較器及び２つの排他的
OR回路より成つている。２つの入力数のうちの
小さい方（比較器によつて決定される）が排他的
OR回路の１つによつて反転され、そしてそれら
２つの入力数の間の絶対差が加算器を介して１つ
の通過で発生される。
本発明の好適な実施例によれば、絶対差発生装
置は１つの加算器、１つの排他的OR回路、２つ
のインバータ及び１つのラツチより成る。入力数
の一方は反転されそして加算器の１つの入力に与
えられる。一方もう一つの入力数は加算器の他方
の入力へ与えられる。加算器の桁上げアウト線は
２つの入力数のうちの小さい方が反転されたかど
うかを表わすようにラツチをセツトするのに使わ
れる。そのラツチの出力は加算器の桁上げイン線
へ戻され且つそのラツチの出力は排他的OR回路
において加算器出力とも結合されて加算器出力の
反転を制御し出力データ間の絶対差を発生する。
本発明では、加算器は２つの逐次ステツプで使用
される。
置は１つの加算器、１つの排他的OR回路、２つ
のインバータ及び１つのラツチより成る。入力数
の一方は反転されそして加算器の１つの入力に与
えられる。一方もう一つの入力数は加算器の他方
の入力へ与えられる。加算器の桁上げアウト線は
２つの入力数のうちの小さい方が反転されたかど
うかを表わすようにラツチをセツトするのに使わ
れる。そのラツチの出力は加算器の桁上げイン線
へ戻され且つそのラツチの出力は排他的OR回路
において加算器出力とも結合されて加算器出力の
反転を制御し出力データ間の絶対差を発生する。
本発明では、加算器は２つの逐次ステツプで使用
される。
本発明の利点は比較回路を除去した点にある。
他の回路素子が加えられる（例えばインバータ）
けれども、回路のコストにおけるかなりの節約が
ある。本発明の絶対差発生装置は従来使用された
差発生装置よりも大きな回路遅れを持つものでも
よいけれども、その遅れはシステムのパフオーマ
ンス上に重大な影響を持つものではない。
他の回路素子が加えられる（例えばインバータ）
けれども、回路のコストにおけるかなりの節約が
ある。本発明の絶対差発生装置は従来使用された
差発生装置よりも大きな回路遅れを持つものでも
よいけれども、その遅れはシステムのパフオーマ
ンス上に重大な影響を持つものではない。
本発明は主としてベクトル・グラフイツク・デ
イスプレイ・システムにおける使用を意図するも
のである。更に詳しくいえば、ベクトルがその両
端の座標により定義されそしてそのベクトルの長
さがそれら座標から計算されるシステムにおける
使用を意図している。
イスプレイ・システムにおける使用を意図するも
のである。更に詳しくいえば、ベクトルがその両
端の座標により定義されそしてそのベクトルの長
さがそれら座標から計算されるシステムにおける
使用を意図している。
第１図はこのようなシステムの概略的なブロツ
ク図を示す。それはベクトル・グラフイツク表示
がみられるデイスプレイ装置１を有する。このデ
イスプレイは例えば直視貯蔵管（DVST）でよ
い。デイスプレイ１におけるビームの位置付けを
制御するために、Ｘ偏向装置２およびＹ偏向装置
３において信号が発生され、それらはそれぞれＸ
偏向線４及びＹ偏向線５によつてデイスプレイに
送られる。偏向制御装置２及び３の各々は他のも
のと本質的には同じである。Ｙ偏向制御装置だけ
が第１図に詳細に示される。
ク図を示す。それはベクトル・グラフイツク表示
がみられるデイスプレイ装置１を有する。このデ
イスプレイは例えば直視貯蔵管（DVST）でよ
い。デイスプレイ１におけるビームの位置付けを
制御するために、Ｘ偏向装置２およびＹ偏向装置
３において信号が発生され、それらはそれぞれＸ
偏向線４及びＹ偏向線５によつてデイスプレイに
送られる。偏向制御装置２及び３の各々は他のも
のと本質的には同じである。Ｙ偏向制御装置だけ
が第１図に詳細に示される。
ステツプ可能なレジスタ６はデイスプレイ・ビ
ームの現在の座標位置を保持し、そしてそれがス
テツプされる時デイジタル・アナログ変換器７を
介してＹ方向にビームを駆動するのに使用され
る。この例示的なシステムでは、そこに向けてデ
イスプレイ・ビームを駆動したい新しい縦座標値
Y′を保持するレジスタ８がある。レジスタ６及
び８に保持された現在の及び新しい値は絶対差発
生装置９に与えられ、その発生装置９は線１０上
にＹ及びY′の間の絶対差を発生し、又ビームが
縦座標Ｙから縦座標Y′へ行くよう駆動されなけ
ればならない方向を表示するための信号を線１１
上に発生する。
ームの現在の座標位置を保持し、そしてそれがス
テツプされる時デイジタル・アナログ変換器７を
介してＹ方向にビームを駆動するのに使用され
る。この例示的なシステムでは、そこに向けてデ
イスプレイ・ビームを駆動したい新しい縦座標値
Y′を保持するレジスタ８がある。レジスタ６及
び８に保持された現在の及び新しい値は絶対差発
生装置９に与えられ、その発生装置９は線１０上
にＹ及びY′の間の絶対差を発生し、又ビームが
縦座標Ｙから縦座標Y′へ行くよう駆動されなけ
ればならない方向を表示するための信号を線１１
上に発生する。
ＹとY′との間の絶対値はカウンタ１２を初期
設定するために使用され、そのカウンタの出力は
線１４を介して理論的ステツプ制御装置１３へ与
えられる。線１１上の方向表示信号も論理的ステ
ツプ制御装置１３に与えられる。
設定するために使用され、そのカウンタの出力は
線１４を介して理論的ステツプ制御装置１３へ与
えられる。線１１上の方向表示信号も論理的ステ
ツプ制御装置１３に与えられる。
このグラフイツク・デイスプレイ・システムが
動作中の時、線１４上の量表示信号及び線１１上
の方向信号は共に論理ステツプ制御装置１３へ転
送される。又、Ｘ偏向制御装置２からのＸ軸量及
び方向を表わす信号が線１５及び１６を介してス
テツプ制御装置１３へ転送される。論理的ステツ
プ制御装置１３は線１１及び１５上の信号によつ
て決定される方向に滑らかなベクトルを引くよう
にＸ及びX′の間並びにＹ及びY′の間の絶対値の
相対的な量に従つてデイスプレイ・ビームの横座
標及び縦座標を変更するためのアルゴリズムを備
えている。Ｙレジスタ６がデイスプレイ・ビーム
をＹ方向に動かすようステツプされる時にはいつ
も、カウンタ１２が減じられる。同様に、Ｘ偏向
制御装置２におけるＸレジスタがステツプされる
時にはいつも、対応するカウンタが減じられる。
カウンタ１２がゼロに達する時、これはデイスプ
レイ・ビームのＹ移動がこのベクトルに対して完
了したことの表示である。Ｘ偏向制御装置２にお
ける対応するカウンタがゼロに達する時、これは
デイスプレイのＸ移動が完了したことを表わす。
両方の計数がゼロまで減じられてしまつた時、線
１７及び１８上の信号はベクトルの表示が完成し
たことを表わす信号をAND回路１９をして線２
０上に発生せしめる。この信号はベクトルの次の
終端点の座標を逐次に送るベクトル・データ源
（代表的には電子的データ処理システムがある）
へ送られる。これらの座標はレジスタ８及びＸ偏
向制御装置２におけるレジスタに送られる。
動作中の時、線１４上の量表示信号及び線１１上
の方向信号は共に論理ステツプ制御装置１３へ転
送される。又、Ｘ偏向制御装置２からのＸ軸量及
び方向を表わす信号が線１５及び１６を介してス
テツプ制御装置１３へ転送される。論理的ステツ
プ制御装置１３は線１１及び１５上の信号によつ
て決定される方向に滑らかなベクトルを引くよう
にＸ及びX′の間並びにＹ及びY′の間の絶対値の
相対的な量に従つてデイスプレイ・ビームの横座
標及び縦座標を変更するためのアルゴリズムを備
えている。Ｙレジスタ６がデイスプレイ・ビーム
をＹ方向に動かすようステツプされる時にはいつ
も、カウンタ１２が減じられる。同様に、Ｘ偏向
制御装置２におけるＸレジスタがステツプされる
時にはいつも、対応するカウンタが減じられる。
カウンタ１２がゼロに達する時、これはデイスプ
レイ・ビームのＹ移動がこのベクトルに対して完
了したことの表示である。Ｘ偏向制御装置２にお
ける対応するカウンタがゼロに達する時、これは
デイスプレイのＸ移動が完了したことを表わす。
両方の計数がゼロまで減じられてしまつた時、線
１７及び１８上の信号はベクトルの表示が完成し
たことを表わす信号をAND回路１９をして線２
０上に発生せしめる。この信号はベクトルの次の
終端点の座標を逐次に送るベクトル・データ源
（代表的には電子的データ処理システムがある）
へ送られる。これらの座標はレジスタ８及びＸ偏
向制御装置２におけるレジスタに送られる。
カウンタ１２（及びＸ偏向制御装置２における
対応するカウンタ）を減じるための１つの方法は
論理的ステツプ制御装置１３からの信号を利用す
ることである。Ｙレジスタ６がステツプされる時
にはいつも同じ制御信号がカウンタ１２を減じる
ために利用される。もう１つの方法としては、そ
のカウンタの減少はＹレジスタ６がステツプされ
る時にはいつも絶対差発生装置９において新しい
絶対差を発生することにより達せられてもよい。
（後者の方法では、カウンタ１２は不用にされ、
線１０はAND回路１９へ直接に送られてもよ
い。）この方法を使うと、そのカウンタはＹレジ
スタ６がステツプされて新しいY′のレジスタ８
と同じ値を持つ時にゼロを含むであろう。カウン
タ１２をステツプするための機構は任意所望の方
法で行なうことが出来、本発明の一部を形成する
ものではない。
対応するカウンタ）を減じるための１つの方法は
論理的ステツプ制御装置１３からの信号を利用す
ることである。Ｙレジスタ６がステツプされる時
にはいつも同じ制御信号がカウンタ１２を減じる
ために利用される。もう１つの方法としては、そ
のカウンタの減少はＹレジスタ６がステツプされ
る時にはいつも絶対差発生装置９において新しい
絶対差を発生することにより達せられてもよい。
（後者の方法では、カウンタ１２は不用にされ、
線１０はAND回路１９へ直接に送られてもよ
い。）この方法を使うと、そのカウンタはＹレジ
スタ６がステツプされて新しいY′のレジスタ８
と同じ値を持つ時にゼロを含むであろう。カウン
タ１２をステツプするための機構は任意所望の方
法で行なうことが出来、本発明の一部を形成する
ものではない。
第１図のシステムは本発明が都合よく使用され
る状況の単なる例として与えられる。このシステ
ムの実施の詳細は任意のデイスプレイ・システム
と関連した他の部分も収容するために必要に応じ
て変更可能である。
る状況の単なる例として与えられる。このシステ
ムの実施の詳細は任意のデイスプレイ・システム
と関連した他の部分も収容するために必要に応じ
て変更可能である。
第２図は絶対差発生装置の代表的な従来例を示
す。横座標Ｘの現在の値がレジスタ２１に保持さ
れ、次に所望の横座標X′がレジスタ２２に保持
される。Ｘ及びX′はそれぞれベクトルの始端点
及び終端点の横座標を定義する。他のレジスタの
対（図示されてない）は同じベクトルの始端及び
終端の縦座標Ｙ及びY′を定義する。レジスタ２
１及び２２の内容は比較装置２３へ送られる。Ｘ
がX′よりも小さい場合、比較装置は線２４上に
信号を発生する。ＸがX′よりも大きいか又は等
しい場合、比較装置は線２５上に信号を発生す
る。レジスタ２１及び２２の内容はそれぞれ排他
的OR（XOR）回路へ送られる。ＸがX′よりも小
さい場合、線２４上の信号はそれが加算器２７へ
送られる前にXOR２６をして初期横座標Ｘを補
にさせる（反転させる）。ＸがX′よりも大きいか
又は等しい場合、線２５上の信号は加算器２７へ
の送出の前にXOR２８をして終端の横座標X′を
補にさせる。XOR２６及び２７の出力は加算器
２７の２つの入力へ送られる。その加算器２７は
一緒に加えられる１信号を桁上げ入力線上に受け
る。その補にされた数値が加算前の補にされてな
かつた数値より小さいか又は大きいので、加算の
結果はＸ及びX′の間の差の絶対量である。従つ
て、第２図に示された従来の絶対差発生装置は数
値入力Ｘ及びX′のうちのどちらが小さいか決定
するために比較装置２３を使用し、小さい値を複
数にするためにXOR回路と共に比較装置の出力
を使用し、この補数値を他の補数でない値に加算
し（通常この形の補数加算に起因する桁上げ入力
信号と共に）、２つの入力値の間の差の量を発生
する。
す。横座標Ｘの現在の値がレジスタ２１に保持さ
れ、次に所望の横座標X′がレジスタ２２に保持
される。Ｘ及びX′はそれぞれベクトルの始端点
及び終端点の横座標を定義する。他のレジスタの
対（図示されてない）は同じベクトルの始端及び
終端の縦座標Ｙ及びY′を定義する。レジスタ２
１及び２２の内容は比較装置２３へ送られる。Ｘ
がX′よりも小さい場合、比較装置は線２４上に
信号を発生する。ＸがX′よりも大きいか又は等
しい場合、比較装置は線２５上に信号を発生す
る。レジスタ２１及び２２の内容はそれぞれ排他
的OR（XOR）回路へ送られる。ＸがX′よりも小
さい場合、線２４上の信号はそれが加算器２７へ
送られる前にXOR２６をして初期横座標Ｘを補
にさせる（反転させる）。ＸがX′よりも大きいか
又は等しい場合、線２５上の信号は加算器２７へ
の送出の前にXOR２８をして終端の横座標X′を
補にさせる。XOR２６及び２７の出力は加算器
２７の２つの入力へ送られる。その加算器２７は
一緒に加えられる１信号を桁上げ入力線上に受け
る。その補にされた数値が加算前の補にされてな
かつた数値より小さいか又は大きいので、加算の
結果はＸ及びX′の間の差の絶対量である。従つ
て、第２図に示された従来の絶対差発生装置は数
値入力Ｘ及びX′のうちのどちらが小さいか決定
するために比較装置２３を使用し、小さい値を複
数にするためにXOR回路と共に比較装置の出力
を使用し、この補数値を他の補数でない値に加算
し（通常この形の補数加算に起因する桁上げ入力
信号と共に）、２つの入力値の間の差の量を発生
する。
XOR２６及び３８はここでは排他的OR回路で
あると表示されてきた。しかし、前述の素子の
各々がその入力線の一方（XOR２６に対しては
線２４及びXOR２８に対しては線２５）におけ
る信号の存在又は不在によつて他方の入力に現わ
れるデータ信号を反転したり、反転しなかつたり
する選択的インバータの機能を果すことを当業者
は認めるであろう。この機能を与える任意の機構
が図面ではXORとして使用される。第２図の絶
対差発生装置に対するクロツキングはサワンプ
ル・クロツク・イン信号によつて与えられる。そ
の信号は、その発生装置内の遅延（図示されてい
ない）の後、そのシステムの他の部分（例えば第
１図に示されたカウンタ１２）において利用され
るべきサンプル・クロツク・アウト信号を与え
る。
あると表示されてきた。しかし、前述の素子の
各々がその入力線の一方（XOR２６に対しては
線２４及びXOR２８に対しては線２５）におけ
る信号の存在又は不在によつて他方の入力に現わ
れるデータ信号を反転したり、反転しなかつたり
する選択的インバータの機能を果すことを当業者
は認めるであろう。この機能を与える任意の機構
が図面ではXORとして使用される。第２図の絶
対差発生装置に対するクロツキングはサワンプ
ル・クロツク・イン信号によつて与えられる。そ
の信号は、その発生装置内の遅延（図示されてい
ない）の後、そのシステムの他の部分（例えば第
１図に示されたカウンタ１２）において利用され
るべきサンプル・クロツク・アウト信号を与え
る。
第３図は本発明の好適な実施例の概略的ブロツ
ク図である。絶対差発生装置への入力はデイスプ
レイ・ビームの現在（初期）横座標を保持するレ
ジスタ２１及びデイスプレイ・ビームの次の（最
後の）所望の横座標を保持するレジスタ２２によ
つて与えられる。この実施例は１つの加算器３
１、１つのXOR回路３２、１つの比較ラツチ３
３並びにインバータ３４及び３５より成る。
ク図である。絶対差発生装置への入力はデイスプ
レイ・ビームの現在（初期）横座標を保持するレ
ジスタ２１及びデイスプレイ・ビームの次の（最
後の）所望の横座標を保持するレジスタ２２によ
つて与えられる。この実施例は１つの加算器３
１、１つのXOR回路３２、１つの比較ラツチ３
３並びにインバータ３４及び３５より成る。
インバータ３４はレジスタ２１から初期の横座
標を受け、そしてそれを線３６によつて加算器３
１へ与える前に反転する。最後の横座標位置
X′は線３７を介して加算器３１の他方の入力へ
直接に与えられる。加算器３１の桁上げ出力線３
８は線３９を介してクロツクされる比較ラツチ３
３のセツト入力へ送られる。ラツチ３３はそれが
クロツク信号を受けるのと同時に桁上げ出力信号
を受ける場合にセツトされる。桁上げ出力信号は
ＸがX′よりも小さかつた場合に発生される。比
較ラツチ３３の出力はその後加算器の桁上げ入力
線４０を介してその加算器３１へ戻され、従つて
初期の横座標Ｘが最後の横座標X′よりも小さい
時には補数加算動作の後に適当な２進修正を与え
る。この場合、加算器３１の出力はＸ及びX′の
間の差の絶対値を正しく表わす。比較ラツチ３３
の出力はインバータ３５によつて反転されるの
で、この場合加算器３１の出力はXOR３２によ
つて反転されない。
標を受け、そしてそれを線３６によつて加算器３
１へ与える前に反転する。最後の横座標位置
X′は線３７を介して加算器３１の他方の入力へ
直接に与えられる。加算器３１の桁上げ出力線３
８は線３９を介してクロツクされる比較ラツチ３
３のセツト入力へ送られる。ラツチ３３はそれが
クロツク信号を受けるのと同時に桁上げ出力信号
を受ける場合にセツトされる。桁上げ出力信号は
ＸがX′よりも小さかつた場合に発生される。比
較ラツチ３３の出力はその後加算器の桁上げ入力
線４０を介してその加算器３１へ戻され、従つて
初期の横座標Ｘが最後の横座標X′よりも小さい
時には補数加算動作の後に適当な２進修正を与え
る。この場合、加算器３１の出力はＸ及びX′の
間の差の絶対値を正しく表わす。比較ラツチ３３
の出力はインバータ３５によつて反転されるの
で、この場合加算器３１の出力はXOR３２によ
つて反転されない。
ＸがX′よりも小さくない場合、加算器３１に
おいて行なわれる加算は線３８上に桁上げ出力信
号を生ぜず、比較ラツチ３３はセツトされない。
従つて、２進修正はなく（桁上げ入力線４０上に
信号がない）そしてインバータ３５による反転の
後比較ラツチ３３の出力はXOR３２をして加算
器３１の出力を補にさせる。この結果、Ｘ及び
X′の間の差の量の正しい表示が線４１上に表わ
れる。
おいて行なわれる加算は線３８上に桁上げ出力信
号を生ぜず、比較ラツチ３３はセツトされない。
従つて、２進修正はなく（桁上げ入力線４０上に
信号がない）そしてインバータ３５による反転の
後比較ラツチ３３の出力はXOR３２をして加算
器３１の出力を補にさせる。この結果、Ｘ及び
X′の間の差の量の正しい表示が線４１上に表わ
れる。
上述の機能に加えて、比較ラツチ３３の出力は
線４３上に方向信号を与える（第１図の線１１，
１５及びそれに関する説明参照）。
線４３上に方向信号を与える（第１図の線１１，
１５及びそれに関する説明参照）。
又、第３図には、サンプル・クロツク・イン信
号及びサンプル・クロツク・アウト信号の間に遅
延素子４２が示される。これは、Ｘ及びX′の間
の絶対差の利用のタイミングをとるために（例え
ば、第１図に示されたカウンタ１２にそれをゲー
トするために）使用されるクロツク信号がXOR
３２の出力線４１上に正しい値が存在することを
保証するに十分な量だけ遅延させるためのもので
ある。この量は絶対差発生装置における回路素子
によつて引き起される最大の回路遅延に等しい。
号及びサンプル・クロツク・アウト信号の間に遅
延素子４２が示される。これは、Ｘ及びX′の間
の絶対差の利用のタイミングをとるために（例え
ば、第１図に示されたカウンタ１２にそれをゲー
トするために）使用されるクロツク信号がXOR
３２の出力線４１上に正しい値が存在することを
保証するに十分な量だけ遅延させるためのもので
ある。この量は絶対差発生装置における回路素子
によつて引き起される最大の回路遅延に等しい。
上述のように、XOR３２に対して多くの相異
なる方法が存在し得る。好適な実施例では、
XOR３２は加算器３１から来る線の数に等しい
数の排他的OR回路のバンクとして使われる。イ
ンバータ３５の出力は各排他的OR回路の一方の
入力に送られるのでそれは加算器３１からの出力
の各ビツトを反転する。
なる方法が存在し得る。好適な実施例では、
XOR３２は加算器３１から来る線の数に等しい
数の排他的OR回路のバンクとして使われる。イ
ンバータ３５の出力は各排他的OR回路の一方の
入力に送られるのでそれは加算器３１からの出力
の各ビツトを反転する。
第３図に示される絶対差発生装置は第１図に示
されたようなシステムにおいて実施される。水平
方向のベクトル変位に対する１つの絶対差発生装
置及び垂直方向のベクトル変位に対する１つの絶
対差発生装置がある。必要に応じて、１つの絶対
差発生装置しか含まない１組の制御装置が垂直方
向制御及び水平方向制御の間で共有されてもよ
い。しかし、回路の複雑性及びその結果生ずるコ
ストのために、この代用方法は一般に望ましいも
のではない。
されたようなシステムにおいて実施される。水平
方向のベクトル変位に対する１つの絶対差発生装
置及び垂直方向のベクトル変位に対する１つの絶
対差発生装置がある。必要に応じて、１つの絶対
差発生装置しか含まない１組の制御装置が垂直方
向制御及び水平方向制御の間で共有されてもよ
い。しかし、回路の複雑性及びその結果生ずるコ
ストのために、この代用方法は一般に望ましいも
のではない。
第３図に示される入力レジスタ２１及び２２は
安定した入力信号を絶対差発生装置へ与える１つ
の機構を単に示したものであることは当業者には
明らかであろう。Ｘを反転する代りにX′を反転
してもよい。第３図に示された実施例は、正及び
負の座標の両方を認めているシステムで利用され
る場合、すべてのケースにおいて正しい結果を生
ずるのではない。入力数（例えばＸ及びX′）の
両方が正である場合又はそれらが両方とも負であ
る場合、第３図に示されたシステムは正しい絶対
差を発生するであろう。しかし、入力数の一方が
正であり且つ他方が負である場合、第３図に示さ
れたシステムは正しい絶対値の２の補数を発生す
るであろう。従つて、本発明がそのようなシステ
ムで使用された場合、余分な回路が付加される必
要がある。たぶん、その余分な回路を付加する最
も簡単な方法は２つの入力値が相異なる符号を持
つていることを認識するための手段を与えること
及びインバータ３４により与えられる反転を禁止
するようその認識を使用することである。その絶
対差発生装置は上述のように正確に機能するであ
ろう。しかし、従来方法に対する本発明の主要な
利点はそれがいくつかの回路を必要なくすること
であるので、本発明がそのようなシステムでは使
用されないであろうことは当業者の理解するとこ
ろである。
安定した入力信号を絶対差発生装置へ与える１つ
の機構を単に示したものであることは当業者には
明らかであろう。Ｘを反転する代りにX′を反転
してもよい。第３図に示された実施例は、正及び
負の座標の両方を認めているシステムで利用され
る場合、すべてのケースにおいて正しい結果を生
ずるのではない。入力数（例えばＸ及びX′）の
両方が正である場合又はそれらが両方とも負であ
る場合、第３図に示されたシステムは正しい絶対
差を発生するであろう。しかし、入力数の一方が
正であり且つ他方が負である場合、第３図に示さ
れたシステムは正しい絶対値の２の補数を発生す
るであろう。従つて、本発明がそのようなシステ
ムで使用された場合、余分な回路が付加される必
要がある。たぶん、その余分な回路を付加する最
も簡単な方法は２つの入力値が相異なる符号を持
つていることを認識するための手段を与えること
及びインバータ３４により与えられる反転を禁止
するようその認識を使用することである。その絶
対差発生装置は上述のように正確に機能するであ
ろう。しかし、従来方法に対する本発明の主要な
利点はそれがいくつかの回路を必要なくすること
であるので、本発明がそのようなシステムでは使
用されないであろうことは当業者の理解するとこ
ろである。
それぞれ種々の方法で実施可能な本発明の本質
的な素子は数値入力のうちの所定の一方を補数に
するための機構、補数化された入力及び真数入力
を加算するための機構、及び加算の結果の選択的
な補数化を制御するためにその加算の結果を使用
するための機構である。
的な素子は数値入力のうちの所定の一方を補数に
するための機構、補数化された入力及び真数入力
を加算するための機構、及び加算の結果の選択的
な補数化を制御するためにその加算の結果を使用
するための機構である。
第１図は本発明を使用し得るシステムの概略的
ブロツク図、第２図は従来例を説明する概略的ブ
ロツク図、第３図は本発明の好適な実施例を示す
概略的ブロツク図である。 ２１……現在の横座標レジスタ、２２……新し
い横座標レジスタ、３１……加算器、３２……排
他的OR回路、３３……比較ラツチ、３４，３５
……インバータ。
ブロツク図、第２図は従来例を説明する概略的ブ
ロツク図、第３図は本発明の好適な実施例を示す
概略的ブロツク図である。 ２１……現在の横座標レジスタ、２２……新し
い横座標レジスタ、３１……加算器、３２……排
他的OR回路、３３……比較ラツチ、３４，３５
……インバータ。
Claims (1)
- 【特許請求の範囲】 １ ２進数で表わされた第１の入力量と第２の入
力量との間の絶対差を発生するための機構にし
て、 前記第１の入力量を補数化するための補数化装
置と、 前記補数化装置の出力と前記第２の入力量とを
加算し得る加算装置と、 前記加算装置の桁上げ出力を保持するためのラ
ツチ回路と、 前記ラツチ回路の出力を前記加算装置の桁上げ
入力に供給するための手段と、 前記ラツチ回路の出力を反転するための反転回
路と、 前記加算装置の出力と前記反転回路の出力とを
入力とする排他的OR回路と、 より成る絶対差発生機構。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/018,010 US4218751A (en) | 1979-03-07 | 1979-03-07 | Absolute difference generator for use in display systems |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55121483A JPS55121483A (en) | 1980-09-18 |
| JPS6131489B2 true JPS6131489B2 (ja) | 1986-07-21 |
Family
ID=21785768
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP369880A Granted JPS55121483A (en) | 1979-03-07 | 1980-01-18 | Absolute difference generation mechanism |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4218751A (ja) |
| EP (1) | EP0015319A3 (ja) |
| JP (1) | JPS55121483A (ja) |
| AU (1) | AU536594B2 (ja) |
| CA (1) | CA1137637A (ja) |
| ES (1) | ES8101282A1 (ja) |
Families Citing this family (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59180666A (ja) * | 1983-03-31 | 1984-10-13 | Fujitsu Ltd | 相違度計算回路 |
| JPS59188740A (ja) * | 1983-04-11 | 1984-10-26 | Hitachi Ltd | フロ−テイング加算器 |
| JPS60186979A (ja) * | 1983-10-28 | 1985-09-24 | Fujitsu Ltd | 相違度計算装置 |
| JPS60156139A (ja) * | 1984-01-25 | 1985-08-16 | Nec Corp | 絶対差分計算回路 |
| JPS61192349U (ja) * | 1985-05-20 | 1986-11-29 | ||
| US4849921A (en) * | 1985-06-19 | 1989-07-18 | Nec Corporation | Arithmetic circuit for calculating the absolute value of the difference between a pair of input signals |
| JPH01204138A (ja) * | 1988-02-09 | 1989-08-16 | Nec Corp | 演算回路 |
| JPH0776911B2 (ja) * | 1988-03-23 | 1995-08-16 | 松下電器産業株式会社 | 浮動小数点演算装置 |
| US4982352A (en) * | 1988-06-17 | 1991-01-01 | Bipolar Integrated Technology, Inc. | Methods and apparatus for determining the absolute value of the difference between binary operands |
| US5105379A (en) * | 1990-04-05 | 1992-04-14 | Vlsi Technology, Inc. | Incrementing subtractive circuits |
| EP0458169A3 (en) * | 1990-05-15 | 1993-02-03 | Kabushiki Kaisha Toshiba | Drive circuit for active matrix type liquid crystal display device |
| JP3304971B2 (ja) * | 1990-07-23 | 2002-07-22 | 沖電気工業株式会社 | 絶対値演算回路 |
| WO1995025997A1 (en) * | 1994-03-23 | 1995-09-28 | Igor Anatolievich Terehov | Pulse shaper for producing pulses controlling the formation of a discrete raster on the screen of a cathode ray tube |
| RU2094951C1 (ru) * | 1995-03-21 | 1997-10-27 | Игорь Анатольевич Терехов | Формирователь импульсов дискретизации информации на экране электронно-лучевой трубки |
| RU2094952C1 (ru) * | 1995-05-22 | 1997-10-27 | Игорь Анатольевич Терехов | Формирователь импульсов дискретизации информации на экране электронно-лучевой трубки |
| US5835389A (en) * | 1996-04-22 | 1998-11-10 | Samsung Electronics Company, Ltd. | Calculating the absolute difference of two integer numbers in a single instruction cycle |
| US5798958A (en) * | 1996-06-05 | 1998-08-25 | Samsung Electronics Co., Ltd. | Zero detect for binary sum |
| US5831887A (en) * | 1996-09-24 | 1998-11-03 | Samsung Electronics Co., Ltd. | Calculating 2A-sign(A) in a single instruction cycle |
| US5856936A (en) * | 1996-09-24 | 1999-01-05 | Samsung Semiconductor, Inc. | Calculating A - sign(A) in a single instruction cycle |
| US5850347A (en) * | 1996-09-24 | 1998-12-15 | Samsung Semiconductor, Inc. | Calculating 2A+ sign(A) in a single instruction cycle |
| US5835394A (en) * | 1996-09-24 | 1998-11-10 | Samsung Electronics Co., Ltd. | Calculating selected sign 3 expression in a single instruction cycle |
| US5831886A (en) * | 1996-09-24 | 1998-11-03 | Samsung Electronics Co., Ltd. | Calculating a + sign(A) in a single instruction cycle |
| US5844827A (en) * | 1996-10-17 | 1998-12-01 | Samsung Electronics Co., Ltd. | Arithmetic shifter that performs multiply/divide by two to the nth power for positive and negative N |
| US5930159A (en) * | 1996-10-17 | 1999-07-27 | Samsung Electronics Co., Ltd | Right-shifting an integer operand and rounding a fractional intermediate result to obtain a rounded integer result |
| US5917739A (en) * | 1996-11-14 | 1999-06-29 | Samsung Electronics Co., Ltd. | Calculating the average of four integer numbers rounded towards zero in a single instruction cycle |
| US6007232A (en) * | 1996-11-14 | 1999-12-28 | Samsung Electronics Co., Ltd. | Calculating the average of two integer numbers rounded towards zero in a single instruction cycle |
| US6473529B1 (en) | 1999-11-03 | 2002-10-29 | Neomagic Corp. | Sum-of-absolute-difference calculator for motion estimation using inversion and carry compensation with full and half-adders |
| GB2392261B (en) * | 2002-08-19 | 2005-08-03 | Texas Instruments Ltd | Device for computing an absolute difference |
| US7386580B2 (en) * | 2004-03-18 | 2008-06-10 | Arm Limited | Data processing apparatus and method for computing an absolute difference between first and second data elements |
| US8407276B2 (en) * | 2009-07-27 | 2013-03-26 | Electronics And Telecommunications Research Institute | Apparatus for calculating absolute difference |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3459926A (en) * | 1965-10-18 | 1969-08-05 | Ibm | Graphic vector generator |
| US3510865A (en) * | 1969-01-21 | 1970-05-05 | Sylvania Electric Prod | Digital vector generator |
| US3739347A (en) * | 1970-03-20 | 1973-06-12 | Tektronix Inc | Cursor for use in performing graphic input in a display |
| US3643124A (en) * | 1970-03-30 | 1972-02-15 | Itt | Constant speed vector generator utilizing a variable slope sawtooth generator |
| US3725897A (en) * | 1971-01-20 | 1973-04-03 | Raytheon Co | Visual display system |
| US3718834A (en) * | 1971-09-08 | 1973-02-27 | Burroughs Corp | Line generator for crt display systems |
| US3800183A (en) * | 1972-06-08 | 1974-03-26 | Digital Equipment Corp | Display device with means for drawing vectors |
| US3816734A (en) * | 1973-03-12 | 1974-06-11 | Bell Telephone Labor Inc | Apparatus and method for 2{40 s complement subtraction |
| US3869085A (en) * | 1973-12-17 | 1975-03-04 | Sperry Rand Corp | Controlled current vector generator for cathode ray tube displays |
| US4027148A (en) * | 1975-09-10 | 1977-05-31 | Lawrence David Rosenthal | Vector generator |
-
1979
- 1979-03-07 US US06/018,010 patent/US4218751A/en not_active Expired - Lifetime
- 1979-12-14 EP EP79105163A patent/EP0015319A3/en not_active Withdrawn
-
1980
- 1980-01-14 CA CA000343629A patent/CA1137637A/en not_active Expired
- 1980-01-18 JP JP369880A patent/JPS55121483A/ja active Granted
- 1980-02-14 AU AU55534/80A patent/AU536594B2/en not_active Ceased
- 1980-03-01 ES ES489113A patent/ES8101282A1/es not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| US4218751A (en) | 1980-08-19 |
| AU536594B2 (en) | 1984-05-17 |
| ES489113A0 (es) | 1980-12-01 |
| JPS55121483A (en) | 1980-09-18 |
| EP0015319A2 (en) | 1980-09-17 |
| CA1137637A (en) | 1982-12-14 |
| EP0015319A3 (en) | 1981-06-03 |
| ES8101282A1 (es) | 1980-12-01 |
| AU5553480A (en) | 1980-09-11 |
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