JPS6131904B2 - - Google Patents
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- Publication number
- JPS6131904B2 JPS6131904B2 JP6302779A JP6302779A JPS6131904B2 JP S6131904 B2 JPS6131904 B2 JP S6131904B2 JP 6302779 A JP6302779 A JP 6302779A JP 6302779 A JP6302779 A JP 6302779A JP S6131904 B2 JPS6131904 B2 JP S6131904B2
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- JP
- Japan
- Prior art keywords
- interrupt
- circuit
- cpu
- processing
- processing device
- Prior art date
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- Expired
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Description
【発明の詳細な説明】
本発明は、負荷分散形のマルチプロセサシステ
ムにおける割込の分散処理方式に関する。
ムにおける割込の分散処理方式に関する。
従来、マルチプロセサシステムの割込処理は、
機能分散形のシステムでは、割込源と処理装置
（以下CPUという）とを１対１に対応させる方法
を採り、負荷分散形のシステムでは管理用CPU
が割込要求を一括受付けして他のCPUに、分配
する方法を採るのが一般的であつた。
機能分散形のシステムでは、割込源と処理装置
（以下CPUという）とを１対１に対応させる方法
を採り、負荷分散形のシステムでは管理用CPU
が割込要求を一括受付けして他のCPUに、分配
する方法を採るのが一般的であつた。
前者は、システムとしての自由度に欠けるとと
もに、頻発する割込要求を受付けるCPUの処理
能力がシステムの処理能力を制限する結果を招い
ていた。
もに、頻発する割込要求を受付けるCPUの処理
能力がシステムの処理能力を制限する結果を招い
ていた。
また後者は、自由度はあるが、割込受付け、分
配を管理用CPUだけが行うため、割込の同時並
列処理の効率が悪くなり、やはりシステムの処理
能力が制限されていた。
配を管理用CPUだけが行うため、割込の同時並
列処理の効率が悪くなり、やはりシステムの処理
能力が制限されていた。
割込処理のオーバヘツドが大きいLSIマイクロ
CPUを使つて、発生頻度の高い割込要求を処理
するマルチプロセサシステムにおいては、この欠
点は非常に大きな問題となつていた。
CPUを使つて、発生頻度の高い割込要求を処理
するマルチプロセサシステムにおいては、この欠
点は非常に大きな問題となつていた。
本発明の目的は、負荷分散形のマルチプロセス
システムにおける管理用CPUを取除いて、割込
の処理効率を改善する為、割込の同時並列処理を
容易に実行できるマルチプロセサへの割込分配方
式を提供することにある。
システムにおける管理用CPUを取除いて、割込
の処理効率を改善する為、割込の同時並列処理を
容易に実行できるマルチプロセサへの割込分配方
式を提供することにある。
本発明によれば、複数のランダムに発生する割
込要求を優先順に１つづつ受付ける回路と、受付
けた割込要求を処理可能なCPUを検出して分配
する回路と、割込先が指定される割込、例えば１
つのCPUから他のCPUへの割込など、を指定さ
れたCPUに分配する回路とから構成され、発生
した割込はハードウエアにより自律的に空き
CPUに分配されるようにしたマルチプロセサへ
の割込分配方式が得られる。
込要求を優先順に１つづつ受付ける回路と、受付
けた割込要求を処理可能なCPUを検出して分配
する回路と、割込先が指定される割込、例えば１
つのCPUから他のCPUへの割込など、を指定さ
れたCPUに分配する回路とから構成され、発生
した割込はハードウエアにより自律的に空き
CPUに分配されるようにしたマルチプロセサへ
の割込分配方式が得られる。
次に本発明の実施例について図面を参照して説
明する。
明する。
第１図は本発明の一実施例を示すブロツク図で
ある。割込要求受付け回路１００には、優先度の
高い順にタイマ割込、CPU間割込、コンソール
割込、入出力系割込が入力されている。入出力系
割込は、入出力系装置の相互接続により優先順が
決められた１本の割込線である。割込要求受付け
回路１００で受付けられ、１つの割込要求だけが
分配回路１５０に入力される。この割込要求が入
出力系割込要求以外のときは割込先指示回路１４
０の指示に従つて分配回路１５０が動作し指定さ
れたCPUへ割込む。一方入出力系割込要求のと
きは循環指示回路１１０の指示に従つて分配回路
１５０が動作し、指示されたCPUに割込む。循
環指示回路１１０はCPUが割込を受付けたこと
を検出すると次の割込時に次のCPUに循環する
様に内部のカウンタを更新しておく。もし割込ま
れたCPUが割込を受付けられない場合には、
CPU割込不可条件検出回路１３０が循環スキツ
プ制御回路１２０を起動し循環指示回路の内部の
カウンタを更新し、次のCPUに割込を循環す
る。
ある。割込要求受付け回路１００には、優先度の
高い順にタイマ割込、CPU間割込、コンソール
割込、入出力系割込が入力されている。入出力系
割込は、入出力系装置の相互接続により優先順が
決められた１本の割込線である。割込要求受付け
回路１００で受付けられ、１つの割込要求だけが
分配回路１５０に入力される。この割込要求が入
出力系割込要求以外のときは割込先指示回路１４
０の指示に従つて分配回路１５０が動作し指定さ
れたCPUへ割込む。一方入出力系割込要求のと
きは循環指示回路１１０の指示に従つて分配回路
１５０が動作し、指示されたCPUに割込む。循
環指示回路１１０はCPUが割込を受付けたこと
を検出すると次の割込時に次のCPUに循環する
様に内部のカウンタを更新しておく。もし割込ま
れたCPUが割込を受付けられない場合には、
CPU割込不可条件検出回路１３０が循環スキツ
プ制御回路１２０を起動し循環指示回路の内部の
カウンタを更新し、次のCPUに割込を循環す
る。
次に循環指示回路１１０、循環スキツプ制御回
路１２０およびCPU割込不可条件検出回路の詳
細を第２図〜第４図により説明する。
路１２０およびCPU割込不可条件検出回路の詳
細を第２図〜第４図により説明する。
第２図は循環指示回路を示すブロツク図であ
る。カウンタ１１１の出力が、分配回路への出力
信号２００となつている。カウンタ１１１は、
CPU割込受付け信号と循環スキツプ回路の出力
信号２０１との論理和を前縁微分したパルスによ
り更新し、システムの最大実装数を指定するレジ
ス１１２の出力２０５とカウンタの出力２００と
をマツチヤ１１３で比較し、一致すると一致信号
２０６を前縁微分したパルスによりリセツトす
る。
る。カウンタ１１１の出力が、分配回路への出力
信号２００となつている。カウンタ１１１は、
CPU割込受付け信号と循環スキツプ回路の出力
信号２０１との論理和を前縁微分したパルスによ
り更新し、システムの最大実装数を指定するレジ
ス１１２の出力２０５とカウンタの出力２００と
をマツチヤ１１３で比較し、一致すると一致信号
２０６を前縁微分したパルスによりリセツトす
る。
第３図は循環スキツプ制御回路を示すブロツク
図である。循環指示回路１１０への循環制御信号
２０１は、カウンタ１１１の出力２００と、
CPU割込不可条件検出回路の出力２０２，２０
３，２０４の各々とをマツチヤ１２１，１２２，
１２３で比較し、各々の一致信号の論理和をとつ
たものである。
図である。循環指示回路１１０への循環制御信号
２０１は、カウンタ１１１の出力２００と、
CPU割込不可条件検出回路の出力２０２，２０
３，２０４の各々とをマツチヤ１２１，１２２，
１２３で比較し、各々の一致信号の論理和をとつ
たものである。
第４図はCPU割込不可条件検出回路を示すブ
ロツク図である。信号２０２は、各CPUごとに
設けられた障害検出用のタイマのオーバフローを
示す。このタイマは各CPUが障害になつたと
き、プログラムによる定期的なリセツトが停止し
てオーバフローすることにより、障害検出を行う
ものである。信号２０３は、CPUが実装されて
いないことを示す。この信号は各CPU対応に１
本の信号線で示される。信号２０４は各CPUご
とに設けられたビジー表示フリツプフロツプの出
力である。このフリツプフロツプは、各CPUが
割込を受付ないときに、自CPUに対応するフリ
ツプフロツプをセツトし、割込を受けつけるとき
に、自CPUに対応するフリツプフロツプをリセ
ツトする。
ロツク図である。信号２０２は、各CPUごとに
設けられた障害検出用のタイマのオーバフローを
示す。このタイマは各CPUが障害になつたと
き、プログラムによる定期的なリセツトが停止し
てオーバフローすることにより、障害検出を行う
ものである。信号２０３は、CPUが実装されて
いないことを示す。この信号は各CPU対応に１
本の信号線で示される。信号２０４は各CPUご
とに設けられたビジー表示フリツプフロツプの出
力である。このフリツプフロツプは、各CPUが
割込を受付ないときに、自CPUに対応するフリ
ツプフロツプをセツトし、割込を受けつけるとき
に、自CPUに対応するフリツプフロツプをリセ
ツトする。
本発明は、以上説明したような割込分配回路を
用いることにより、割込分配に要する時間が短縮
され、頻繁に発生する割込要求を効率良く分散処
理できる効果がある。。特に割込処理のオーバヘ
ツドの大きいLSI CPUに対して効果的である。
用いることにより、割込分配に要する時間が短縮
され、頻繁に発生する割込要求を効率良く分散処
理できる効果がある。。特に割込処理のオーバヘ
ツドの大きいLSI CPUに対して効果的である。
第１図は、本発明の一実施例を示すブロツク
図、第２図は、第１図に示した循環指示回路の詳
細を示すブロツク図、第３図は第１図に示した循
環スキツプ制御回路の詳細を示すブロツク、第４
図は第１図に示したCPU割込不可条件検出回路
の詳細を示すブロツク図である。 １００：割込要求受付け回路、１１０：循環指
示回路、１２０：循環スキツプ制御回路、１３
０：CPU割込不可条件検出回路、１４０：循環
先指示回路、１５０：分配回路。
図、第２図は、第１図に示した循環指示回路の詳
細を示すブロツク図、第３図は第１図に示した循
環スキツプ制御回路の詳細を示すブロツク、第４
図は第１図に示したCPU割込不可条件検出回路
の詳細を示すブロツク図である。 １００：割込要求受付け回路、１１０：循環指
示回路、１２０：循環スキツプ制御回路、１３
０：CPU割込不可条件検出回路、１４０：循環
先指示回路、１５０：分配回路。
Claims (1)
- １ 複数の処理装置で構成される負荷分散形マル
チプロセサシステムにおいて、複数の割込源から
発生するランダムな割込要求を優先順に１つづつ
受付ける回路と、受付けた割込要求を各処理装置
に順次循環する様に指示する回路と、割込ませよ
うとする処理装置が割込処理を実行できない条件
を検出して、他の処理装置へ割込先を循環する様
に制御する回路と、割込先処理装置が指定された
割込要求を指定された処理装置に割込む様に指示
する回路と、前記各々の指示回路の出力信号に従
つて、割込要求を各処理装置に分配する回路とを
含み構成されることを特徴とする割込分配方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6302779A JPS55154653A (en) | 1979-05-22 | 1979-05-22 | Interruption distributing system to multiprocessor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6302779A JPS55154653A (en) | 1979-05-22 | 1979-05-22 | Interruption distributing system to multiprocessor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55154653A JPS55154653A (en) | 1980-12-02 |
| JPS6131904B2 true JPS6131904B2 (ja) | 1986-07-23 |
Family
ID=13217426
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6302779A Granted JPS55154653A (en) | 1979-05-22 | 1979-05-22 | Interruption distributing system to multiprocessor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55154653A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6167203U (ja) * | 1984-10-11 | 1986-05-08 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57143670A (en) * | 1981-03-03 | 1982-09-04 | Nec Corp | Parallel processing system |
| JPS6292058A (ja) * | 1985-10-18 | 1987-04-27 | Fujitsu Ltd | マルチプロセツサシステム |
| JP2553094B2 (ja) * | 1987-08-13 | 1996-11-13 | 富士通株式会社 | 割込み制御装置 |
| KR20130021637A (ko) * | 2011-08-23 | 2013-03-06 | 삼성전자주식회사 | 멀티 코어 시스템의 인터럽트 할당 방법 및 장치 |
| CN106095548B (zh) * | 2016-06-03 | 2020-07-10 | 青岛海信移动通信技术股份有限公司 | 一种多核处理器系统中分发中断的方法和装置 |
-
1979
- 1979-05-22 JP JP6302779A patent/JPS55154653A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6167203U (ja) * | 1984-10-11 | 1986-05-08 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55154653A (en) | 1980-12-02 |
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