JPS6133019A - 分周器 - Google Patents
分周器Info
- Publication number
- JPS6133019A JPS6133019A JP15604384A JP15604384A JPS6133019A JP S6133019 A JPS6133019 A JP S6133019A JP 15604384 A JP15604384 A JP 15604384A JP 15604384 A JP15604384 A JP 15604384A JP S6133019 A JPS6133019 A JP S6133019A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- frequency divider
- frequency
- output signal
- shift register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Manipulation Of Pulses (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、例えばＰＣＭ ＴＶ伝送装置等に使用さ
れる分周器において、分周器の出力信号のデユーティを
修正する様にしだ分周器に関するものである。
れる分周器において、分周器の出力信号のデユーティを
修正する様にしだ分周器に関するものである。
従来この種の分周器としては、第１図に示すものがあっ
た。第１図は従来の分周器を示すブロック構成図、第２
図は、第１図の分周器における各部の信号波形図である
。各図において、１けカウンタ回路、２はリトリガブル
単安定フリップフロップ回路、３はカウンタ回路１に入
力する被分周信号、４はカウンタ回路１の出力信号、５
はリトリガブル単安定フリップフロップ回路２の出力信
号である。
た。第１図は従来の分周器を示すブロック構成図、第２
図は、第１図の分周器における各部の信号波形図である
。各図において、１けカウンタ回路、２はリトリガブル
単安定フリップフロップ回路、３はカウンタ回路１に入
力する被分周信号、４はカウンタ回路１の出力信号、５
はリトリガブル単安定フリップフロップ回路２の出力信
号である。
上記第１図に示す様な構成の分周器においては、カウン
タ回路ｌは被分周信号３を入力とし、クロック周波数を
１／（２Ｎ＋１ ）に分周した出力信号４を出力する。
タ回路ｌは被分周信号３を入力とし、クロック周波数を
１／（２Ｎ＋１ ）に分周した出力信号４を出力する。
ただし、出力信号４のデユーティは２Ｎ／（２Ｎ＋１）
となる。分局信号をり四ツり信号として使用する場合に
、この信号のデユーティは０．５±０．１５以下とする
必要がある。リトリガブル単安定フリップフロップ回路
２は、カウンタ回路１の出力信号４を入力とし、この入
力信号の立ち上りでトリガをかけ、ＣＲの時定数を再設
定することにより、パルス幅を、デユーティが０．５に
設定したパルス状の出力信号５を出力する。
となる。分局信号をり四ツり信号として使用する場合に
、この信号のデユーティは０．５±０．１５以下とする
必要がある。リトリガブル単安定フリップフロップ回路
２は、カウンタ回路１の出力信号４を入力とし、この入
力信号の立ち上りでトリガをかけ、ＣＲの時定数を再設
定することにより、パルス幅を、デユーティが０．５に
設定したパルス状の出力信号５を出力する。
従来の分周器は以上の様に構成されているので、クロッ
ク周波数が変化すると、これに伴ってＣＲの時定数を再
設定する必要が生じるため、その操作が煩雑になるとい
う欠点があった。
ク周波数が変化すると、これに伴ってＣＲの時定数を再
設定する必要が生じるため、その操作が煩雑になるとい
う欠点があった。
この発明は、上記の様な従来のものの欠点を改善する目
的でなされたもので、カウンタ回路、１／２分周回路、
シフトレジスタ回路及び排他的論理和回路等により分周
器を構成することにより、クロック周波数が変化しても
無調整でクロック周波数を１／（２Ｎ＋１＞に分周し、
デユーティを０、５にすることができる分周器を提供す
るものである。
的でなされたもので、カウンタ回路、１／２分周回路、
シフトレジスタ回路及び排他的論理和回路等により分周
器を構成することにより、クロック周波数が変化しても
無調整でクロック周波数を１／（２Ｎ＋１＞に分周し、
デユーティを０、５にすることができる分周器を提供す
るものである。
以下、この発明の実施例を図について説明する。
第３図はこの発明の一実施例である分周器を示すブロッ
ク構成図、第４図は、第３図の分周器における各部の信
号波形図である。各図において、１はカウンタ回路、６
は１／２分周回路、７はシフトレジスタ回路、８は排他
的論理和回路である。
ク構成図、第４図は、第３図の分周器における各部の信
号波形図である。各図において、１はカウンタ回路、６
は１／２分周回路、７はシフトレジスタ回路、８は排他
的論理和回路である。
また、３はカウンタ回路１に入力する被分周信号、４は
カウンタ回路１の出力信号、９は１／２分周回路６の出
力信号、１０はシフトレジスタ回路７の出力信号、１１
は排他的論理和回路８の出力信号である。
カウンタ回路１の出力信号、９は１／２分周回路６の出
力信号、１０はシフトレジスタ回路７の出力信号、１１
は排他的論理和回路８の出力信号である。
上記第３図に示す様な構成の分周器においては、カウン
タ回路１は被分周信号３を入力とし、クロック周波数を
１／（２Ｎ＋１ ）に分周した出力信号４を１／２分周
回路６に出力する。この１／２分周回路６は、カウンタ
回路１の出力信号４のクロック周波数を１／２に分周し
、デユーティを０．５にして、シフトレジスタ回路７及
び排他的論理和回路８に出力する。シフトレジスタ回路
７は、被分周信号３と１／２分周回路６の出力信号９を
入力とし、Ｎビットだけ１／２分周回路６の出力信号９
を遅延して排他的論理和回路８に出力する。
タ回路１は被分周信号３を入力とし、クロック周波数を
１／（２Ｎ＋１ ）に分周した出力信号４を１／２分周
回路６に出力する。この１／２分周回路６は、カウンタ
回路１の出力信号４のクロック周波数を１／２に分周し
、デユーティを０．５にして、シフトレジスタ回路７及
び排他的論理和回路８に出力する。シフトレジスタ回路
７は、被分周信号３と１／２分周回路６の出力信号９を
入力とし、Ｎビットだけ１／２分周回路６の出力信号９
を遅延して排他的論理和回路８に出力する。
この排他的論理和回路８は、１／２分周回路６の出力信
号９とシフトレジスタ回路７の出力信号１０を入力とし
、クロック周波数が１／（２Ｎ＋１ ）で、デユーティ
が（Ｎ＋１）／（２Ｎ＋１ ）の出力信号１１を出力す
ることができる。この様に、この発明による分周器では
、１７５分周以上の分周器においては、出力信号１１の
デユーティは０．５±０．１５以下となり、この特性は
、上記したクロック周波数には無関係になるものである
。
号９とシフトレジスタ回路７の出力信号１０を入力とし
、クロック周波数が１／（２Ｎ＋１ ）で、デユーティ
が（Ｎ＋１）／（２Ｎ＋１ ）の出力信号１１を出力す
ることができる。この様に、この発明による分周器では
、１７５分周以上の分周器においては、出力信号１１の
デユーティは０．５±０．１５以下となり、この特性は
、上記したクロック周波数には無関係になるものである
。
この発明は以上説明した様に、分周器においてカウンタ
回路、１／２分周回路、シフトレジスタ回路及び排他的
論理和回路等によシ分周器を構成したので、１／（２Ｎ
＋１ ）に分周する場合に、クロック周波数が変化して
も無調整でり四ツク周波数を１／（２Ｎ＋１ ’）に分
周し、デユーティを０．５にすることができるから、そ
の操作性が簡単に、かつ容易となり、また、高い精度の
分周特性が得られるなどの優れた効果を奏するものであ
る。
回路、１／２分周回路、シフトレジスタ回路及び排他的
論理和回路等によシ分周器を構成したので、１／（２Ｎ
＋１ ）に分周する場合に、クロック周波数が変化して
も無調整でり四ツク周波数を１／（２Ｎ＋１ ’）に分
周し、デユーティを０．５にすることができるから、そ
の操作性が簡単に、かつ容易となり、また、高い精度の
分周特性が得られるなどの優れた効果を奏するものであ
る。
第１図は従来の分周器を示すブロック構成図、第２図は
、第１図の分周器における各部の信号波形図、第３図は
この発明の一実施例である分周器を示すブロック構成図
、第４図は、第３図の分周器における各部の信号波形図
である。 図において、１・・・カウンタ回路、２・・・リトリガ
ブル単安定フリップフロップ回路、３φ・・被分周信号
、４，５，９，１０，１１・・・出力信号、６・・・１
／２分周回路、７・・・シフトレジスタ回路、８・・・
排他的論理和回路である。 なお、各図中、同一符号は同一、又は相当部分を示す。
、第１図の分周器における各部の信号波形図、第３図は
この発明の一実施例である分周器を示すブロック構成図
、第４図は、第３図の分周器における各部の信号波形図
である。 図において、１・・・カウンタ回路、２・・・リトリガ
ブル単安定フリップフロップ回路、３φ・・被分周信号
、４，５，９，１０，１１・・・出力信号、６・・・１
／２分周回路、７・・・シフトレジスタ回路、８・・・
排他的論理和回路である。 なお、各図中、同一符号は同一、又は相当部分を示す。
Claims (2)
- （１）分周器において、被分周信号をカウンタ回路の入
力端子及びシフトレジスタ回路のクロック入力端子に入
力し、前記カウンタ回路の出力端子を１／２分周回路の
入力端子に接続し、この１／２分周回路の出力端子を前
記シフトレジスタ回路のデータ入力端子及び排他的論理
和回路の入力端子の一端に接続し、前記シフトレジスタ
回路の出力端子を前記排他的論理和回路の入力端子の他
端に接続し、この排他的論理和回路の出力端子より分周
信号出力を得ることを特徴とする分周器。 - （２）前記分周器において、１／（２Ｎ＋１）に分周す
る場合に、前記シフトレジスタ回路における遅延量をＮ
ビットとすることを特徴とする特許請求の範囲第１項記
載の分周器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15604384A JPS6133019A (ja) | 1984-07-26 | 1984-07-26 | 分周器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15604384A JPS6133019A (ja) | 1984-07-26 | 1984-07-26 | 分周器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6133019A true JPS6133019A (ja) | 1986-02-15 |
| JPH0261183B2 JPH0261183B2 (ja) | 1990-12-19 |
Family
ID=15619067
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15604384A Granted JPS6133019A (ja) | 1984-07-26 | 1984-07-26 | 分周器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6133019A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6379420A (ja) * | 1986-09-22 | 1988-04-09 | Nec Corp | 周波数奇数分周器 |
-
1984
- 1984-07-26 JP JP15604384A patent/JPS6133019A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6379420A (ja) * | 1986-09-22 | 1988-04-09 | Nec Corp | 周波数奇数分周器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0261183B2 (ja) | 1990-12-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6061418A (en) | Variable clock divider with selectable duty cycle | |
| US4845727A (en) | Divider circuit | |
| JP3379209B2 (ja) | クロックデューティ比自動調整回路 | |
| JPS6133019A (ja) | 分周器 | |
| JPH0411051B2 (ja) | ||
| US4777447A (en) | Method and apparatus for a digital difference frequency mixer | |
| JPH03163908A (ja) | クロツク信号遅延回路 | |
| JPS61140221A (ja) | タイミング発生回路 | |
| JP3389292B2 (ja) | 分周回路 | |
| JP2664958B2 (ja) | クロックデューティ調整回路 | |
| JPS6010453B2 (ja) | デイジタル分周回路 | |
| JPS6379420A (ja) | 周波数奇数分周器 | |
| KR890000088B1 (ko) | 펄스 정밀 지연회로 | |
| JP2994882B2 (ja) | 分周回路 | |
| JP2661117B2 (ja) | クロック位相調整回路 | |
| JPH07101844B2 (ja) | 可変分周回路 | |
| JPS62299112A (ja) | 矩形波移相回路 | |
| JPS61278211A (ja) | 同期制御回路 | |
| JPS61230427A (ja) | ２／（２ｎ＋１）分周回路 | |
| JPS5851614A (ja) | 可変移相回路 | |
| JPH0256853B2 (ja) | ||
| JPS61102819A (ja) | ２／３分周回路 | |
| JPS62261244A (ja) | 位相デユ−テイ調整回路 | |
| JPS6328373B2 (ja) | ||
| JPH0578968B2 (ja) |