JPS6134100B2 - - Google Patents
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- JPS6134100B2 JPS6134100B2 JP56091415A JP9141581A JPS6134100B2 JP S6134100 B2 JPS6134100 B2 JP S6134100B2 JP 56091415 A JP56091415 A JP 56091415A JP 9141581 A JP9141581 A JP 9141581A JP S6134100 B2 JPS6134100 B2 JP S6134100B2
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R23/00—Arrangements for measuring frequencies; Arrangements for analysing frequency spectra
- G01R23/02—Arrangements for measuring frequency, e.g. pulse repetition rate; Arrangements for measuring period of current or voltage
- G01R23/12—Arrangements for measuring frequency, e.g. pulse repetition rate; Arrangements for measuring period of current or voltage by converting frequency into phase shift
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Testing, Inspecting, Measuring Of Stereoscopic Televisions And Televisions (AREA)
- Measuring Phase Differences (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Description
【発明の詳細な説明】
この発明はパルス変調を含む時間的不連続な波
形をもつ入力信号もしくは連続的な入力信号を迅
速にその搬送周波数について識別判定し、該当周
波数に対応するデイジタル出力を得るためのデイ
ジタル出力周波数測定受信機に関するものであ
る。
形をもつ入力信号もしくは連続的な入力信号を迅
速にその搬送周波数について識別判定し、該当周
波数に対応するデイジタル出力を得るためのデイ
ジタル出力周波数測定受信機に関するものであ
る。
従来この種の装置として第１図に示すものがあ
つた。
つた。
第１図において、１は高周波信号入力端子、２
は被測定周波数を決定するためのバンドパスフイ
ルタ、３，４は後段のＩ／Ｑ位相弁別回路６へ高
周波信号を分配する高周波信号分配回路、５ａ〜
５ｃは入力信号の位相をその周波数に比例して移
相するための遅延回路、６は入力信号と遅延回路
５ａ〜５ｃで遅延した入力信号とを位相合成して
検波し両信号の位相差に比例したビデオ振幅を有
し互いに90゜位相の異なるＩ／Ｑビデオ出力を出
力するＩ／Ｑ位相弁別回路、７はＩ／Ｑ位相弁別
回路６の出力の正負を判別する正負判別スライサ
ー回路である。
は被測定周波数を決定するためのバンドパスフイ
ルタ、３，４は後段のＩ／Ｑ位相弁別回路６へ高
周波信号を分配する高周波信号分配回路、５ａ〜
５ｃは入力信号の位相をその周波数に比例して移
相するための遅延回路、６は入力信号と遅延回路
５ａ〜５ｃで遅延した入力信号とを位相合成して
検波し両信号の位相差に比例したビデオ振幅を有
し互いに90゜位相の異なるＩ／Ｑビデオ出力を出
力するＩ／Ｑ位相弁別回路、７はＩ／Ｑ位相弁別
回路６の出力の正負を判別する正負判別スライサ
ー回路である。
この第１図の回路は第１ないし第ｎのチヤンネ
ルの周波数測定受信回路CH1〜CHnにより並列に
構成されている。
ルの周波数測定受信回路CH1〜CHnにより並列に
構成されている。
又第２図はＩ／Ｑ位相弁別回路６の一例を示
す。
す。
第２図において、４は同相２分配回路、２１は
０゜／90゜ハイブリツド回路、２２は終端回路、
２３ａ〜２３ｄは特性の揃つた検波回路、２４は
差動増幅回路である。
０゜／90゜ハイブリツド回路、２２は終端回路、
２３ａ〜２３ｄは特性の揃つた検波回路、２４は
差動増幅回路である。
次に動作について説明する。
第１図において、入力端子１に入力した高周波
信号は分配回路３によつて均等に第１チヤンネル
〜第ｎチヤンネルCH1〜CHnに同相分配される。
以下第１チヤンネルについて説明する。第２図に
おいて分配された高周波信号１５は ＶA（ｔ）＝Psinωｔ で表わされるものとする。一方遅延時間τを有す
る遅延回路５ａを通つた高周波信号１６は ＶB（ｔ）＝Psinω（ｔ＋τ） となり、ＶA（ｔ）に対し、θ＝２πｆτ（ｆは
高周波入力信号の搬送周波数）だけ位相差を持つ
ことになる。この両信号はＩ／Ｑ位相弁別回路６
により互いに位相合成され、検波されて V1＝１／２kP2（１＋cosθ）＝Ｋ／２（１＋cosθ） （１−１） V2＝１／２kP2（１−cosθ）＝Ｋ／２（１−cosθ） （１−２） V3＝１／２kP2（１＋sinθ）＝Ｋ／２（１＋sinθ） （１−３） V4＝１／２kP2（１−sinθ）＝Ｋ／２（１−sinθ） （１−４） となることは周知の通りである。
信号は分配回路３によつて均等に第１チヤンネル
〜第ｎチヤンネルCH1〜CHnに同相分配される。
以下第１チヤンネルについて説明する。第２図に
おいて分配された高周波信号１５は ＶA（ｔ）＝Psinωｔ で表わされるものとする。一方遅延時間τを有す
る遅延回路５ａを通つた高周波信号１６は ＶB（ｔ）＝Psinω（ｔ＋τ） となり、ＶA（ｔ）に対し、θ＝２πｆτ（ｆは
高周波入力信号の搬送周波数）だけ位相差を持つ
ことになる。この両信号はＩ／Ｑ位相弁別回路６
により互いに位相合成され、検波されて V1＝１／２kP2（１＋cosθ）＝Ｋ／２（１＋cosθ） （１−１） V2＝１／２kP2（１−cosθ）＝Ｋ／２（１−cosθ） （１−２） V3＝１／２kP2（１＋sinθ）＝Ｋ／２（１＋sinθ） （１−３） V4＝１／２kP2（１−sinθ）＝Ｋ／２（１−sinθ） （１−４） となることは周知の通りである。
但し、ｋは回路損失を含む検波回路効率で、Ｋ
＝kP2である。
＝kP2である。
さらに前記出力V1〜V4は差動ビデオ増幅回路
２４により Ｉ＝Kcosθ Ｑ＝Ksinθ に変換され、第３図に示すように入力搬送周波数
により決まる周期の正弦曲線Ｉ、Ｑを得る。この
出力ビデオの極性をOVを基準として第１図の正
負判別スライサー回路７により量子化すれば、遅
延回路５ａの遅延時間τの逆数１／τに相当する
１周期の周波数をちようど２等分した出力を得る
ことができる。
２４により Ｉ＝Kcosθ Ｑ＝Ksinθ に変換され、第３図に示すように入力搬送周波数
により決まる周期の正弦曲線Ｉ、Ｑを得る。この
出力ビデオの極性をOVを基準として第１図の正
負判別スライサー回路７により量子化すれば、遅
延回路５ａの遅延時間τの逆数１／τに相当する
１周期の周波数をちようど２等分した出力を得る
ことができる。
以下同様に、第２チヤンネルCH2から第ｎチヤ
ンネルCHnまでの遅延時間を第１チヤンネルCH1
に比べて２、４、８、………、２n-1倍にとれば
ｎチヤンネル目の量子化出力には遅延時間τの逆
数１／τの周波数を２×２n-1等分した出力を得
ることができる。
ンネルCHnまでの遅延時間を第１チヤンネルCH1
に比べて２、４、８、………、２n-1倍にとれば
ｎチヤンネル目の量子化出力には遅延時間τの逆
数１／τの周波数を２×２n-1等分した出力を得
ることができる。
第４図に３チヤンネル構成のＩ／Ｑ量子化出力
の組合せを示す。第４図において、“１”は第３
図のＩ／Ｑビデオ出力が各々正極性の場合を示
し、“０”は負極性の場合を示す。第１チヤンネ
ル、及び第３チヤンネル（ｎチヤンネルの時はｎ
チヤンネル目）についてはＩ／Ｑ出力を共に使用
し、第２チヤンネル（ｎチヤンネル）の時は第２
チヤンネルから第（ｎ−１）チヤンネルの全ての
チヤンネル）についてはＩ出力のみを第４図の様
に使用し、計５ビツトの出力データを構成する。
その結果第４図の真理値表に示すように、各分割
帯域に対応したビツト出力を得ることになり、コ
ード変換を行なつて所定のデイジタル出力で周波
数測定結果を得ることができる。但し、デイジタ
ル出力は各回路が非常に広帯域特性を有していれ
ばＩ／τでくり返し同じデイジタル出力を得るこ
とになるため、本装置の入力には測定すべき帯域
を決定するバンドパスフイルタ２を入れる必要が
ある。なお第４図の真理値表の中で“−”の記号
はそのビツト出力を使用しないことを意味する。
というのは第４図ａ中の斜線を施こした領域は、
正負判別スライサー回路７の出力が“１”又は
“０”の両出力を出力する可能性があるあいまい
領域であり、第１チヤンネル、第２チヤンネルで
このビツトを使用すれば大きな周波数測定誤差を
生じる可能性があるためであり、又周波数測定結
果を得るために、このビツトを使用することは特
に必要でない（逆にいえば、あいまい領域の範囲
は使用しなくても周波数を測定できるよう、第２
チヤンネル以後の遅延時間を２、４、８倍………
としている。）からである。
の組合せを示す。第４図において、“１”は第３
図のＩ／Ｑビデオ出力が各々正極性の場合を示
し、“０”は負極性の場合を示す。第１チヤンネ
ル、及び第３チヤンネル（ｎチヤンネルの時はｎ
チヤンネル目）についてはＩ／Ｑ出力を共に使用
し、第２チヤンネル（ｎチヤンネル）の時は第２
チヤンネルから第（ｎ−１）チヤンネルの全ての
チヤンネル）についてはＩ出力のみを第４図の様
に使用し、計５ビツトの出力データを構成する。
その結果第４図の真理値表に示すように、各分割
帯域に対応したビツト出力を得ることになり、コ
ード変換を行なつて所定のデイジタル出力で周波
数測定結果を得ることができる。但し、デイジタ
ル出力は各回路が非常に広帯域特性を有していれ
ばＩ／τでくり返し同じデイジタル出力を得るこ
とになるため、本装置の入力には測定すべき帯域
を決定するバンドパスフイルタ２を入れる必要が
ある。なお第４図の真理値表の中で“−”の記号
はそのビツト出力を使用しないことを意味する。
というのは第４図ａ中の斜線を施こした領域は、
正負判別スライサー回路７の出力が“１”又は
“０”の両出力を出力する可能性があるあいまい
領域であり、第１チヤンネル、第２チヤンネルで
このビツトを使用すれば大きな周波数測定誤差を
生じる可能性があるためであり、又周波数測定結
果を得るために、このビツトを使用することは特
に必要でない（逆にいえば、あいまい領域の範囲
は使用しなくても周波数を測定できるよう、第２
チヤンネル以後の遅延時間を２、４、８倍………
としている。）からである。
但しここで第３チヤンネルによる最小周波数分
割精度の誤差が生じることは避けられない。
割精度の誤差が生じることは避けられない。
従来の装置は以上のように構成されているの
で、高分解能のデイジタル出力を得ようとするた
めには大規模な構成が必要であつた。又、あいま
い領域の範囲は遅延線の遅延時間に対する精度や
Ｉ／Ｑ位相弁別回路の精度により決定されるた
め、精度を厳しくしなければチヤンネル数を増や
せない欠点があつた。又受信機の場合、雑音の影
響を考えるとき、あいまい領域となる範囲は更に
拡大するが、周波数範囲について言えば各チヤン
ネルの遅延時間の逆数に比例してあいまい領域が
拡大するため、遅延時間の短いチヤンネル（１ビ
ツトの重みの大きいチヤンネル）でＳ／Ｎ比が不
足すると大きい誤差を生じることになり、多チヤ
ンネル化、高分解能化することに限度があつた。
で、高分解能のデイジタル出力を得ようとするた
めには大規模な構成が必要であつた。又、あいま
い領域の範囲は遅延線の遅延時間に対する精度や
Ｉ／Ｑ位相弁別回路の精度により決定されるた
め、精度を厳しくしなければチヤンネル数を増や
せない欠点があつた。又受信機の場合、雑音の影
響を考えるとき、あいまい領域となる範囲は更に
拡大するが、周波数範囲について言えば各チヤン
ネルの遅延時間の逆数に比例してあいまい領域が
拡大するため、遅延時間の短いチヤンネル（１ビ
ツトの重みの大きいチヤンネル）でＳ／Ｎ比が不
足すると大きい誤差を生じることになり、多チヤ
ンネル化、高分解能化することに限度があつた。
この発明は上記のような従来のものの欠点を除
去するためになされたもので、２チヤンネル以後
の遅延時間を第１チヤンネルに比べて例えば４、
16、64、………２2n倍又は８、64、512、………
２3n倍とし、この時に発生するデイジタル出力に
現われる両様性のあるあいまい領域を各チヤンネ
ル間で補正し、これを積み上げることによつて両
様性をなくし、安定なデイジタル出力を構成簡単
にして得られるようにし、しかも構成段数及び遅
延時間を自由に決定することもできるため、非常
に実用的でもあるデイジタル出力周波数測定受信
機を提供することを目的としている。
去するためになされたもので、２チヤンネル以後
の遅延時間を第１チヤンネルに比べて例えば４、
16、64、………２2n倍又は８、64、512、………
２3n倍とし、この時に発生するデイジタル出力に
現われる両様性のあるあいまい領域を各チヤンネ
ル間で補正し、これを積み上げることによつて両
様性をなくし、安定なデイジタル出力を構成簡単
にして得られるようにし、しかも構成段数及び遅
延時間を自由に決定することもできるため、非常
に実用的でもあるデイジタル出力周波数測定受信
機を提供することを目的としている。
以下この発明の一実施例を図について説明す
る。
る。
第５図において、第１図と同一符号は第１図と
同一のものを示し、５ａ，５ｃ，５ｅはそれぞれ
遅延時間τ、４τ、16τの遅延回路である。８は
IQビデオ加算信号（Ｉ＋Ｑ）を正負判別する正
負判別スライザー回路、９はIQビデオ減算信号
（Ｉ−Ｑ）を正負判別する正負判別スライザー回
路、１０は４個の正負判別スライザー回路８，
７，７，９の出力及び遅延時間の長い一段下のチ
ヤンネルからの補正信号により最終データを決定
する論理回路である。１１は高周波信号分配回路
４の出力V1，V2又はV3，V4を加算するビデオ加
算回路、１２は加算後のビデオ信号を量子化する
スライザー回路、１３はスライザー回路１２の出
力信号にてデイジタル出力をサンプリングするラ
ツチ回路、１４はラツチ回路１３の７ビツト出力
である。
同一のものを示し、５ａ，５ｃ，５ｅはそれぞれ
遅延時間τ、４τ、16τの遅延回路である。８は
IQビデオ加算信号（Ｉ＋Ｑ）を正負判別する正
負判別スライザー回路、９はIQビデオ減算信号
（Ｉ−Ｑ）を正負判別する正負判別スライザー回
路、１０は４個の正負判別スライザー回路８，
７，７，９の出力及び遅延時間の長い一段下のチ
ヤンネルからの補正信号により最終データを決定
する論理回路である。１１は高周波信号分配回路
４の出力V1，V2又はV3，V4を加算するビデオ加
算回路、１２は加算後のビデオ信号を量子化する
スライザー回路、１３はスライザー回路１２の出
力信号にてデイジタル出力をサンプリングするラ
ツチ回路、１４はラツチ回路１３の７ビツト出力
である。
なお第５図の回路は第１ないし第３チヤンネル
の周波数測定受信回路CH1〜CH3から構成されて
いる。
の周波数測定受信回路CH1〜CH3から構成されて
いる。
次に動作について説明する。
第５図において、入力端子１に入力した高周波
信号は分配回路３によつて第１チヤンネル〜第３
チヤンネルに同相分配される。
信号は分配回路３によつて第１チヤンネル〜第３
チヤンネルに同相分配される。
以下第１チヤンネルについて説明する。
分配された高周波信号はＩ／Ｑ位相弁別回路６
により互いに位相合成されるとともに検波され、
さらに該回路６内の差動ビデオ増幅回路２４にて
差動増幅され、 Ｉ＝Kcosθ Ｑ＝Ksinθ となる。この出力Ｉ、Ｑが第３図に示すように周
期１／τの周期関数となることは従来の動作で説
明した通りである。
により互いに位相合成されるとともに検波され、
さらに該回路６内の差動ビデオ増幅回路２４にて
差動増幅され、 Ｉ＝Kcosθ Ｑ＝Ksinθ となる。この出力Ｉ、Ｑが第３図に示すように周
期１／τの周期関数となることは従来の動作で説
明した通りである。
このIQビデオ出力、およびその加算出力（Ｉ
＋Ｑ）、減算出力（Ｉ−Ｑ）を正負判別スライサ
ー回路７，７，８，９により判別し、量子化すれ
ば、遅延回路５ａの遅延時間τの逆数１／τの周
波数を８分割することができる。この概念図を第
６図に示す。即ち、この第６図は第３図を極座標
に変換して表わしたものであるが、Ｉ、Ｑをそれ
ぞれ横軸および縦軸としたときの座標の第ない
し第象限は第６図ｂの左側に示したＩ、Ｑの条
件と対応しており、またＩ−Ｑ、Ｉ＋Ｑを横軸お
よび縦軸としたときの座標の第′ないし第′象
限は同図ｂの右側に示したＩ−Ｑ、Ｉ＋Ｑの条件
に対応しており、その結果正負判別スライザー回
路７，７，８，９から得られるビデオ出力Ｉ、
Ｑ、Ｉ＋Ｑ、Ｉ−Ｑの正負の判別結果より各ビデ
オ出力Ｉ，Ｑが第６図ａの８つの角度範囲Ａ〜Ｈ
のいずれに属するかを判別できるものである。
＋Ｑ）、減算出力（Ｉ−Ｑ）を正負判別スライサ
ー回路７，７，８，９により判別し、量子化すれ
ば、遅延回路５ａの遅延時間τの逆数１／τの周
波数を８分割することができる。この概念図を第
６図に示す。即ち、この第６図は第３図を極座標
に変換して表わしたものであるが、Ｉ、Ｑをそれ
ぞれ横軸および縦軸としたときの座標の第ない
し第象限は第６図ｂの左側に示したＩ、Ｑの条
件と対応しており、またＩ−Ｑ、Ｉ＋Ｑを横軸お
よび縦軸としたときの座標の第′ないし第′象
限は同図ｂの右側に示したＩ−Ｑ、Ｉ＋Ｑの条件
に対応しており、その結果正負判別スライザー回
路７，７，８，９から得られるビデオ出力Ｉ、
Ｑ、Ｉ＋Ｑ、Ｉ−Ｑの正負の判別結果より各ビデ
オ出力Ｉ，Ｑが第６図ａの８つの角度範囲Ａ〜Ｈ
のいずれに属するかを判別できるものである。
そして同様に第２、第３チヤンネルCH2，CH3
についても象限判別を行う。ここで、第１、第２
チヤンネルCH1，CH2については、象限の境界付
近のあいまい領域の両様性により大きな測定誤差
を生じる可能性があるので、この両様性をなくす
るために第２チヤンネルを第３チヤンネルの結果
で、第１チヤンネルを第２チヤンネルの結果で
各々補正し、これを積み上げることによつて両様
性をなくせば、第３チヤンネル（ｎチヤンネルの
場合は第ｎチヤンネル）の分割精度で安定なデイ
ジタル出力を得ることができる。この概念図を第
７図および第８図に示す。
についても象限判別を行う。ここで、第１、第２
チヤンネルCH1，CH2については、象限の境界付
近のあいまい領域の両様性により大きな測定誤差
を生じる可能性があるので、この両様性をなくす
るために第２チヤンネルを第３チヤンネルの結果
で、第１チヤンネルを第２チヤンネルの結果で
各々補正し、これを積み上げることによつて両様
性をなくせば、第３チヤンネル（ｎチヤンネルの
場合は第ｎチヤンネル）の分割精度で安定なデイ
ジタル出力を得ることができる。この概念図を第
７図および第８図に示す。
第７図ａにおいて、斜線部は第３チヤンネルの
第、第象限に相当する。この斜線部を第２チ
ヤンネルにおける両様性の範囲とし、第２チヤン
ネルの最終（補正後）出力を第８図のように判定
する。但し第８図において、第３チヤンネルの出
力が第、第の象限の場合は第２チヤンネルの
出力をそのまま出力するものとする。同様に第１
チヤンネルの出力も第２チヤンネルの出力（第３
チヤンネルの出力で補正した結果）で補正し、第
１チヤンネルより２ビツト（第ないし第象限
に４分割）、第２チヤンネルから同様に２ビツト
（４分割）、第３チヤンネル（ｎチヤンネルの場合
は第ｎチヤンネル）よりこれは補正する必要がな
いので３ビツト（８分割）の計７ビツト（128分
割）のデイジタル出力が得られる。
第、第象限に相当する。この斜線部を第２チ
ヤンネルにおける両様性の範囲とし、第２チヤン
ネルの最終（補正後）出力を第８図のように判定
する。但し第８図において、第３チヤンネルの出
力が第、第の象限の場合は第２チヤンネルの
出力をそのまま出力するものとする。同様に第１
チヤンネルの出力も第２チヤンネルの出力（第３
チヤンネルの出力で補正した結果）で補正し、第
１チヤンネルより２ビツト（第ないし第象限
に４分割）、第２チヤンネルから同様に２ビツト
（４分割）、第３チヤンネル（ｎチヤンネルの場合
は第ｎチヤンネル）よりこれは補正する必要がな
いので３ビツト（８分割）の計７ビツト（128分
割）のデイジタル出力が得られる。
そして高周波分配回路４の出力V1，V2又は
V3，V4を加算して式（１−１）〜（１−４）か
らわかるように入力周波数に対して一定の振幅と
なる信号を得、これをスライサー回路１２にて所
定のＳ／Ｎにて量子化し、その量子化した信号で
もつて各チヤンネルの論理回路１０のデイジタル
出力をラツチし、計７ビツトの分割帯域に対応し
たビツト出力１４を得ることにより、デイジタル
出力として周波数測定結果を得ることができる。
V3，V4を加算して式（１−１）〜（１−４）か
らわかるように入力周波数に対して一定の振幅と
なる信号を得、これをスライサー回路１２にて所
定のＳ／Ｎにて量子化し、その量子化した信号で
もつて各チヤンネルの論理回路１０のデイジタル
出力をラツチし、計７ビツトの分割帯域に対応し
たビツト出力１４を得ることにより、デイジタル
出力として周波数測定結果を得ることができる。
なお上記実施例では、構成が３チヤンネルの場
合について説明したが、この発明は複数チヤンネ
ルを有する任意の受信機に適用でき、上記実施例
と同様の効果を奏する。又デイジタル出力のラツ
チは外部より同期信号を得て行なうことも可能で
ある。
合について説明したが、この発明は複数チヤンネ
ルを有する任意の受信機に適用でき、上記実施例
と同様の効果を奏する。又デイジタル出力のラツ
チは外部より同期信号を得て行なうことも可能で
ある。
以上のように、この発明に係るデイジタル出力
周波数測定受信機によれば、各チヤンネルのデイ
ジタル出力に現われる両様性のあるあいまい領域
を各チヤンネル間で補正し、これを積み上げるこ
とによつて両様性をなくし、安定なデイジタル出
力を得られるようにしたので、従来のものと比較
して精度の高いものが得られ、又精度が同等のも
のはチヤンネル数を少なくすることができるため
安価にでき、しかもチヤンネル数を自由に増設で
きる効果もある。
周波数測定受信機によれば、各チヤンネルのデイ
ジタル出力に現われる両様性のあるあいまい領域
を各チヤンネル間で補正し、これを積み上げるこ
とによつて両様性をなくし、安定なデイジタル出
力を得られるようにしたので、従来のものと比較
して精度の高いものが得られ、又精度が同等のも
のはチヤンネル数を少なくすることができるため
安価にでき、しかもチヤンネル数を自由に増設で
きる効果もある。
第１図は従来のデイジタル出力周波数測定受信
機のブロツク図、第２図は第１図におけるＩ／Ｑ
位相弁別回路６の詳細回路図、第３図はＩ／Ｑ位
相弁別回路の動作説明のための出力電圧の周波数
特性図、第４図は第１図の回路がデイジタル出力
を得る様子を示す図、第５図はこの発明の一実施
例によるデイジタル出力周波数測定受信機のブロ
ツク図、第６図は第５図の論理回路の象限判定を
行う方法を説明する概念図、第７図および第８図
は第５図の回路の各チヤンネルの出力の補正を行
う方法を説明する概念図である。 ５ａ，５ｂ，５ｃ……遅延回路、６……Ｉ／Ｑ
位相弁別回路、７，８，９……正負判別スライサ
ー回路、１０……論理回路、CH1〜CH3……第１
〜第３の周波数測定受信回路。なお図中同一符号
は同一又は相当部分を示す。
機のブロツク図、第２図は第１図におけるＩ／Ｑ
位相弁別回路６の詳細回路図、第３図はＩ／Ｑ位
相弁別回路の動作説明のための出力電圧の周波数
特性図、第４図は第１図の回路がデイジタル出力
を得る様子を示す図、第５図はこの発明の一実施
例によるデイジタル出力周波数測定受信機のブロ
ツク図、第６図は第５図の論理回路の象限判定を
行う方法を説明する概念図、第７図および第８図
は第５図の回路の各チヤンネルの出力の補正を行
う方法を説明する概念図である。 ５ａ，５ｂ，５ｃ……遅延回路、６……Ｉ／Ｑ
位相弁別回路、７，８，９……正負判別スライサ
ー回路、１０……論理回路、CH1〜CH3……第１
〜第３の周波数測定受信回路。なお図中同一符号
は同一又は相当部分を示す。
Claims (1)
- 【特許請求の範囲】 １ 遅延時間がチヤンネル毎に異なり到来入力信
号の位相をその周波数に比例して移相する遅延回
路と、 この遅延回路によつて移相された信号と上記到
来入力信号とを位相合成して検波し両信号の位相
差に比例したビデオ振幅を有し互いに90゜位相の
異なるＩ、Ｑビデオを出力するＩ／Ｑ位相弁別回
路と、 このＩ／Ｑ位相弁別回路のＩ、Ｑビデオ出力の
正、負又は両出力の加算、減算信号の正、負を
各々判別する正負判別回路と、 この正負判別回路の出力と上記遅延回路の遅延
時間がより大きい他の系列の論理回路の出力とか
ら最終周波数測定結果を決定する論理回路とを
各々含み各系列が整数倍ずつ異なる上記遅延時間
を有する複数系列の周波数測定受信回路を備え、 上記各論理回路は、自系列より長い遅延時間を
有する系列のＩビデオ出力が正のとき、自系列の
正負判別回路出力を上記自系列より長い遅延時間
を有する系列の正負判別回路の出力を用いて決定
し、出力するものであることを特徴とするデイジ
タル出力周波数測定受信機。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9141581A JPS57204464A (en) | 1981-06-11 | 1981-06-11 | Digital output frequency measuring receiver |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9141581A JPS57204464A (en) | 1981-06-11 | 1981-06-11 | Digital output frequency measuring receiver |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57204464A JPS57204464A (en) | 1982-12-15 |
| JPS6134100B2 true JPS6134100B2 (ja) | 1986-08-06 |
Family
ID=14025739
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9141581A Granted JPS57204464A (en) | 1981-06-11 | 1981-06-11 | Digital output frequency measuring receiver |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57204464A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4633516A (en) * | 1985-05-30 | 1986-12-30 | United States Of America As Represented By The Secretary Of The Air Force | Instantaneous frequency measurement receiver with digital processing |
| KR102200531B1 (ko) | 2019-07-12 | 2021-01-08 | 국방과학연구소 | 신호의 주파수 측정 장치 및 측정 방법 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54143274A (en) * | 1978-04-28 | 1979-11-08 | Fujitsu Ltd | Frequency analyzer |
-
1981
- 1981-06-11 JP JP9141581A patent/JPS57204464A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57204464A (en) | 1982-12-15 |
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