JPS6134196B2 - - Google Patents
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- Publication number
- JPS6134196B2 JPS6134196B2 JP14305877A JP14305877A JPS6134196B2 JP S6134196 B2 JPS6134196 B2 JP S6134196B2 JP 14305877 A JP14305877 A JP 14305877A JP 14305877 A JP14305877 A JP 14305877A JP S6134196 B2 JPS6134196 B2 JP S6134196B2
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- JP
- Japan
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- selection
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- signal
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- control
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- 230000004044 response Effects 0.000 claims description 2
- 230000015654 memory Effects 0.000 description 6
- 230000007257 malfunction Effects 0.000 description 2
- 101710190443 Acetyl-CoA carboxylase 1 Proteins 0.000 description 1
- 102100021334 Bcl-2-related protein A1 Human genes 0.000 description 1
- 101001106432 Homo sapiens Rod outer segment membrane protein 1 Proteins 0.000 description 1
- 102100021424 Rod outer segment membrane protein 1 Human genes 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Landscapes
- Control Of Vending Devices And Auxiliary Devices For Vending Devices (AREA)
Description
本発明は、自動販売機において選択スイツチ等
の選択手段より客の操作によつて生ずる選択信号
を確実に受入れしかも同時の二重操作によつて複
数の選択信号が生じても一つのみ採用し得る自動
販売機の制御回路を提供するものである。 従来選択スイツチの操作によつて得られる選択
信号がリレー回路に導入して励磁させ、機械的可
動接点を介して販売駆動回路を動作させる構成で
あるために接点不良若しくは誤動作に陥り易い欠
点がある。また選択信号が同時に複数生じた場合
には対応のリレー回路が全て励磁することになつ
て規定以上の商品を販売する不都合があつて選択
スイツチの二重操作を防止するための機構が必要
となつていた。 また従来装置における制御回路は取付けられる
自動販売機の商品種類に応じてかかるリレー回路
を装備しており、この制御回路は他の商品種類数
の異なる自動販売機には適用できず汎用性の面で
著しく遅れていた。 以上の点より本発明は発生した選択信号を受入
れてこれに応じた商品の販売駆動回路を正確に動
作させる制御回路を提供するとともに、更にこの
制御回路は商品種類数の異なる種々の自動販売機
に適用し得るように構成するものである。 更に本発明の別の目的はRAM（ランダムアク
セス・メモリ）又はROM（読取り専用メモリ）
を有効に利用してLSI化に好ましい制御回路を提
供するものである。 以下図面に基づいて本発明の一実施例を詳述す
る。 第１図は本発明の制御回路を示し、太線の矢印
はデータバスでデータは８ビツトパラレルに転送
されて制御ゲートG1‥‥G14の開閉によりデータ
の流れは制御される。加算器１１はAn端及びBn
端に入力するデータの加算若しくは論理演算を行
なうものであるが、本実施例に於いては両データ
の論理積のみを演算するものでビツト毎にAND
ゲートを備えた論理ゲートと等価と考えてよい。
即ち８ビツトパラレルにAn端にはA1，A2，A3，
…，A8がそしてBn端にはB1，B2，B3，‥‥，B8
なるデータが入力すると各ビツトで論理積が取ら
れてSn端よりA1・B1，A2・B2，A3・B8，‥‥，
A8・B8なる演算結果が出力される。加算器１１
の演算に必要なデータはデータROM１０の各メ
モリに記憶されているデータ及びI/0ポート９を
介して入力してくる選択情報である。I/0ポート
９の８ビツトの入力端には夫々選択スイツチ１，
２，３，４，５，６，７，８が接続され、各選択
スイツチは顧客が所定の金額を投入後押圧操作す
ると「１」を出力するように構成されていてI/0
ポート９に於ける入力状況が選択情報となる。し
たがつて選択スイツチ１が押圧操作された場合の
選択情報は８ビツトで「０・０・０・０・０・
０・０・１」と表わされる。また加算器１１によ
る演算結果はアキユムレータ（ACC）１３に導
入され更にデコーダ１２で判定を受けデコーダ１
２は演算結果にステータスを検出するとSta信号
「１」を出力するものである。第２図に示す如く
シーケンス制御部１４はアドレスカウンタ１５、
命令レジスタ１６、クロツクパルス発生器１７、
フリツプフロツプ回路１８、制御ROM１９及び
ANDゲート群で構成されていて、クロツクパル
ス発生器１７より順次生じるクロツクパルスをア
ドレスカウンタ１５がカウントアツプするのに伴
ない命令レジスタ１６は順次シーケンスを指定す
るようになつている。そして制御ROM１９は命
令レジスタ１６より出力されるS1からB10までの
シーケンス信号によつて各シーケンスに応じた制
御ゲートを導通させるための制御ゲート信号を適
宜出力するように設定してある。またANDゲー
ト２８，２０，２１，２２，２３，２４，２５，
２６，２７は一方に夫々S1，S3，S4，S5，S6，
S7，S8，S9，S10信号が入力しそして他方にはSta
信号「１」が入力するようになつている。 次に動作を説明しながら本発明を明らかにして
いく。 選択待機状態に於いてフリツプフロツプ回路１
８はリセツトしておりアドレスカウンタ１５には
クロツクパルスが導入され得す命令レジスタ１６
は継続してS1信号を出力すると共に制御ROM１
９は制御ゲート信号G2，G3，G13を出力してい
る。したがつて制御ゲートG13の導通にて選択情
報がI/0ポート９を介して入力可能とされ、更に
制御ゲートG3・加算器１１・制御ゲートG2を介
してACC１３に導入可能とされている。この状
態で選択スイツチ１，２，３，４，５，６，７，
８の何れかが操作れ対応のI/0ポート９の入力端
に「１」が入力すると、或るビツトに「１」を備
えた選択情報がACC１３に導入されてデコーダ
１２はステータスを検出しSta信号「１」を出力
する。そしてANDゲート２８はSta信号「１」と
S1信号とで論理積が得られてフリツプフロツプ回
路１８がセツトし、クロツクパルス発生器１７よ
りのクロツクパルスがANDゲート２９を介して
アドレスカウンタ１５へ導入され、アドレスカウ
ンタ１５はカウントアツプを開始して命令レジス
タ１６は順次S2，S8，S4，‥‥S10信号を出力す
るものである。 S2信号の発生にて制御ROM１９は制御ゲート
信号G1，G14を出力してレジスタ３０に選択情報
をACC１３より導入して記憶する。 続いて順次生じるS3，S4，S5…信号によつてシ
ーケンス制御部１４は選択情報の何れのビツトに
「１」が生じているかを判別して操作された選択
スイツチを走査する。データROM１０のメモリ
３１，３２，３３，３４，３５，３６，３７，３
８には選択種類に対応したビツトのみ「１」の情
報を備えたデータが設定されており、順次生じる
S3，S4，S5‥‥信号によつてシーケンス制御部１
４はこのデータを読取り加算器１１でレジスタ３
０に記憶された選択情報と比較し、一致が取れた
場合にデコーダ１２に生じるSta信号「１」によ
つて操作された選択スイツチを判別するものであ
る。 先ずS8信号が生じると制御ROM１９は制御ゲ
ート信号G2・G3・G4・G5・G14を出力してメモリ
３１に設定されているデータ「０・０・０・０・
０・０・０・１」と選択情報を加算器１１で比較
する。選択スイツチ１が操作されている場合には
選択情報は「０・０・０・０・０・０・０・１」
であり次の第１表の如く演算が行なわれACC１
３に導入された演算結果にデコーダ１２はステー
タスを検出してSta信号「１」を出力するシーケ
ンス制御部１４はデコーダ１２に生じた
の選択手段より客の操作によつて生ずる選択信号
を確実に受入れしかも同時の二重操作によつて複
数の選択信号が生じても一つのみ採用し得る自動
販売機の制御回路を提供するものである。 従来選択スイツチの操作によつて得られる選択
信号がリレー回路に導入して励磁させ、機械的可
動接点を介して販売駆動回路を動作させる構成で
あるために接点不良若しくは誤動作に陥り易い欠
点がある。また選択信号が同時に複数生じた場合
には対応のリレー回路が全て励磁することになつ
て規定以上の商品を販売する不都合があつて選択
スイツチの二重操作を防止するための機構が必要
となつていた。 また従来装置における制御回路は取付けられる
自動販売機の商品種類に応じてかかるリレー回路
を装備しており、この制御回路は他の商品種類数
の異なる自動販売機には適用できず汎用性の面で
著しく遅れていた。 以上の点より本発明は発生した選択信号を受入
れてこれに応じた商品の販売駆動回路を正確に動
作させる制御回路を提供するとともに、更にこの
制御回路は商品種類数の異なる種々の自動販売機
に適用し得るように構成するものである。 更に本発明の別の目的はRAM（ランダムアク
セス・メモリ）又はROM（読取り専用メモリ）
を有効に利用してLSI化に好ましい制御回路を提
供するものである。 以下図面に基づいて本発明の一実施例を詳述す
る。 第１図は本発明の制御回路を示し、太線の矢印
はデータバスでデータは８ビツトパラレルに転送
されて制御ゲートG1‥‥G14の開閉によりデータ
の流れは制御される。加算器１１はAn端及びBn
端に入力するデータの加算若しくは論理演算を行
なうものであるが、本実施例に於いては両データ
の論理積のみを演算するものでビツト毎にAND
ゲートを備えた論理ゲートと等価と考えてよい。
即ち８ビツトパラレルにAn端にはA1，A2，A3，
…，A8がそしてBn端にはB1，B2，B3，‥‥，B8
なるデータが入力すると各ビツトで論理積が取ら
れてSn端よりA1・B1，A2・B2，A3・B8，‥‥，
A8・B8なる演算結果が出力される。加算器１１
の演算に必要なデータはデータROM１０の各メ
モリに記憶されているデータ及びI/0ポート９を
介して入力してくる選択情報である。I/0ポート
９の８ビツトの入力端には夫々選択スイツチ１，
２，３，４，５，６，７，８が接続され、各選択
スイツチは顧客が所定の金額を投入後押圧操作す
ると「１」を出力するように構成されていてI/0
ポート９に於ける入力状況が選択情報となる。し
たがつて選択スイツチ１が押圧操作された場合の
選択情報は８ビツトで「０・０・０・０・０・
０・０・１」と表わされる。また加算器１１によ
る演算結果はアキユムレータ（ACC）１３に導
入され更にデコーダ１２で判定を受けデコーダ１
２は演算結果にステータスを検出するとSta信号
「１」を出力するものである。第２図に示す如く
シーケンス制御部１４はアドレスカウンタ１５、
命令レジスタ１６、クロツクパルス発生器１７、
フリツプフロツプ回路１８、制御ROM１９及び
ANDゲート群で構成されていて、クロツクパル
ス発生器１７より順次生じるクロツクパルスをア
ドレスカウンタ１５がカウントアツプするのに伴
ない命令レジスタ１６は順次シーケンスを指定す
るようになつている。そして制御ROM１９は命
令レジスタ１６より出力されるS1からB10までの
シーケンス信号によつて各シーケンスに応じた制
御ゲートを導通させるための制御ゲート信号を適
宜出力するように設定してある。またANDゲー
ト２８，２０，２１，２２，２３，２４，２５，
２６，２７は一方に夫々S1，S3，S4，S5，S6，
S7，S8，S9，S10信号が入力しそして他方にはSta
信号「１」が入力するようになつている。 次に動作を説明しながら本発明を明らかにして
いく。 選択待機状態に於いてフリツプフロツプ回路１
８はリセツトしておりアドレスカウンタ１５には
クロツクパルスが導入され得す命令レジスタ１６
は継続してS1信号を出力すると共に制御ROM１
９は制御ゲート信号G2，G3，G13を出力してい
る。したがつて制御ゲートG13の導通にて選択情
報がI/0ポート９を介して入力可能とされ、更に
制御ゲートG3・加算器１１・制御ゲートG2を介
してACC１３に導入可能とされている。この状
態で選択スイツチ１，２，３，４，５，６，７，
８の何れかが操作れ対応のI/0ポート９の入力端
に「１」が入力すると、或るビツトに「１」を備
えた選択情報がACC１３に導入されてデコーダ
１２はステータスを検出しSta信号「１」を出力
する。そしてANDゲート２８はSta信号「１」と
S1信号とで論理積が得られてフリツプフロツプ回
路１８がセツトし、クロツクパルス発生器１７よ
りのクロツクパルスがANDゲート２９を介して
アドレスカウンタ１５へ導入され、アドレスカウ
ンタ１５はカウントアツプを開始して命令レジス
タ１６は順次S2，S8，S4，‥‥S10信号を出力す
るものである。 S2信号の発生にて制御ROM１９は制御ゲート
信号G1，G14を出力してレジスタ３０に選択情報
をACC１３より導入して記憶する。 続いて順次生じるS3，S4，S5…信号によつてシ
ーケンス制御部１４は選択情報の何れのビツトに
「１」が生じているかを判別して操作された選択
スイツチを走査する。データROM１０のメモリ
３１，３２，３３，３４，３５，３６，３７，３
８には選択種類に対応したビツトのみ「１」の情
報を備えたデータが設定されており、順次生じる
S3，S4，S5‥‥信号によつてシーケンス制御部１
４はこのデータを読取り加算器１１でレジスタ３
０に記憶された選択情報と比較し、一致が取れた
場合にデコーダ１２に生じるSta信号「１」によ
つて操作された選択スイツチを判別するものであ
る。 先ずS8信号が生じると制御ROM１９は制御ゲ
ート信号G2・G3・G4・G5・G14を出力してメモリ
３１に設定されているデータ「０・０・０・０・
０・０・０・１」と選択情報を加算器１１で比較
する。選択スイツチ１が操作されている場合には
選択情報は「０・０・０・０・０・０・０・１」
であり次の第１表の如く演算が行なわれACC１
３に導入された演算結果にデコーダ１２はステー
タスを検出してSta信号「１」を出力するシーケ
ンス制御部１４はデコーダ１２に生じた
【表】
Sta信号「１」とS3信号とでANDゲート２０に
出力A1が得られると選択スイツチ１が操作され
たことを検出できる。更にANDゲート２０に生
じた出力A1でフリツプフロツプ回路１８をリセ
ツトしてクロツクパルスかアドレスカウンタ１５
に入力するのを禁止するためシーケンスの移行が
停止する。しかしながら選択スイツチ１以外の例
えば選択スイツチ３が操作されている場合選択情
報は「０・０・０・０・０・１・０・０」であ
り、第２表に示す如くSta信号は生じずアドレス
カウンタ１５は続いて入力する基準パルスによつ
て更にカウントアツプし、命令レジスタ１６はS4
信号を出力してメモリ３２に設定されているデー
タ「０・０・０・０・０・０・１・０」との比較
が加算器１１で行なわれる。
出力A1が得られると選択スイツチ１が操作され
たことを検出できる。更にANDゲート２０に生
じた出力A1でフリツプフロツプ回路１８をリセ
ツトしてクロツクパルスかアドレスカウンタ１５
に入力するのを禁止するためシーケンスの移行が
停止する。しかしながら選択スイツチ１以外の例
えば選択スイツチ３が操作されている場合選択情
報は「０・０・０・０・０・１・０・０」であ
り、第２表に示す如くSta信号は生じずアドレス
カウンタ１５は続いて入力する基準パルスによつ
て更にカウントアツプし、命令レジスタ１６はS4
信号を出力してメモリ３２に設定されているデー
タ「０・０・０・０・０・０・１・０」との比較
が加算器１１で行なわれる。
【表】
このようにして選択情報はSta信号「１」が生
じて何れかのANDゲート２０，２１，２２，２
３，２４，２５，２６，２７に出力A1‥‥A8が
得られるまでメモリ３１，３２，３３，３４，３
５，３６，３７，３８に設定されたデータとの比
較が順次行なわれる。そして出力が生じたAND
ゲート２０，２１，２２，２３，２４，２５，２
６，２７に対応した選択スイツチ１，２，３，
４，５，６，７，８が操作されたことを判別す
る。更に操作された選択スイツチを判別した後図
示していないがアドレスカウンタ１５を帰客させ
て動作を終了する。 以上詳述してきた本発明に依ると顧客による所
定の選択動作によつて選択出力を発生するような
選択手段をI/0ポートの入力端子に接続して選択
情報を得ると共にこの選択情報の何れのビツトに
出力があるかを検出することで選択種類を判別す
ることができる。したがつて選択出力を受入れる
のに機械的接点を介在させる必要が無いため誤動
作を防止できると共に選択手段と制御回路は別に
構成し得るために互換性を高めることができる。
しかも複数の選択手段が同時に操作されても順次
比較する過程で最初の一致が検出されると比較を
停止するために単数の選択種類しか判別を二重操
作が防止される。
じて何れかのANDゲート２０，２１，２２，２
３，２４，２５，２６，２７に出力A1‥‥A8が
得られるまでメモリ３１，３２，３３，３４，３
５，３６，３７，３８に設定されたデータとの比
較が順次行なわれる。そして出力が生じたAND
ゲート２０，２１，２２，２３，２４，２５，２
６，２７に対応した選択スイツチ１，２，３，
４，５，６，７，８が操作されたことを判別す
る。更に操作された選択スイツチを判別した後図
示していないがアドレスカウンタ１５を帰客させ
て動作を終了する。 以上詳述してきた本発明に依ると顧客による所
定の選択動作によつて選択出力を発生するような
選択手段をI/0ポートの入力端子に接続して選択
情報を得ると共にこの選択情報の何れのビツトに
出力があるかを検出することで選択種類を判別す
ることができる。したがつて選択出力を受入れる
のに機械的接点を介在させる必要が無いため誤動
作を防止できると共に選択手段と制御回路は別に
構成し得るために互換性を高めることができる。
しかも複数の選択手段が同時に操作されても順次
比較する過程で最初の一致が検出されると比較を
停止するために単数の選択種類しか判別を二重操
作が防止される。
第１図は本発明による制御回路を示し、第２図
はシーケンス制御部の具体例を示す。 主な図番の説明 １，２，３，４，５，６，
７，８…選択スイツチ、９…I/0ポート、１０…
データROM、１１…加算器、１２…デコーダ。
はシーケンス制御部の具体例を示す。 主な図番の説明 １，２，３，４，５，６，
７，８…選択スイツチ、９…I/0ポート、１０…
データROM、１１…加算器、１２…デコーダ。
Claims (1)
- １ 顧客による所定の操作によつて選択信号を出
力する選択手段と、前記選択信号を商品種毎に対
応したビツトに導入して選択情報を得る手段と、
対応する商品種類に応じた特定ビツトにのみデー
タをセツトしている商品種類毎の適正選択情報を
予め記憶している手段と、前記選択情報と前記適
正選択情報とを順次比較する手段と、比較の結果
或るビツトで一致が取れると一致が得られたビツ
トに対応する商品が選択されたことを判別する手
段とから成る自動販売機の制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14305877A JPS5474800A (en) | 1977-11-28 | 1977-11-28 | Control system for slot machine |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14305877A JPS5474800A (en) | 1977-11-28 | 1977-11-28 | Control system for slot machine |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5474800A JPS5474800A (en) | 1979-06-15 |
| JPS6134196B2 true JPS6134196B2 (ja) | 1986-08-06 |
Family
ID=15329922
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14305877A Granted JPS5474800A (en) | 1977-11-28 | 1977-11-28 | Control system for slot machine |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5474800A (ja) |
-
1977
- 1977-11-28 JP JP14305877A patent/JPS5474800A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5474800A (en) | 1979-06-15 |
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