JPS6134643A - バツフア制御方式 - Google Patents

バツフア制御方式

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Publication number
JPS6134643A
JPS6134643A JP15660984A JP15660984A JPS6134643A JP S6134643 A JPS6134643 A JP S6134643A JP 15660984 A JP15660984 A JP 15660984A JP 15660984 A JP15660984 A JP 15660984A JP S6134643 A JPS6134643 A JP S6134643A
Authority
JP
Japan
Prior art keywords
bank
buffer
word
identification number
address
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP15660984A
Other languages
English (en)
Inventor
Hideaki Fujimaki
藤巻 秀明
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP15660984A priority Critical patent/JPS6134643A/ja
Publication of JPS6134643A publication Critical patent/JPS6134643A/ja
Pending legal-status Critical Current

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  • Memory System Of A Hierarchy Structure (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は仮想計算機を動作する処理装置のバッファの制
御方式に関する。
仮想計算機方式は、1計算機システム内に、1又は複数
の仮想的な計算機システム、即ち仮想計算機、を構成し
、該仮想計算機は互いに独立の計算機であるように稼動
することのできる、計算機システムの制御方式として広
く用いられる。
複数の仮想計算機は、論理的には独立であるが、物理的
には同一の計算機ハードウェアを時分割的に共用するの
で、処理速度等の面でiJ和互に影響がある。
このために、各仮想言1算機で実行される業務等からの
要求に応じて、各仮想旧算機に割り当′ζる計算機資源
を加減するごとによって、仮想計算機の性能を1lil
J御する手段が必要とされる。
〔従来の技術と発明が解決しようとする問題点〕仮想計
算機の性能を制御する手段として、従来各仮想計算機に
対する上記10の割当■を制御する方法が使用されてい
る。
即ち、仮想計算機方式においては、主記憶装置を分割し
て各仮想計算機に割り当て、各仮想剖算機は割り当てら
れた上記1.0領域を使って、それぞれ自月の仮想計算
機を構成する主起俯、装置とみなした制御をする。
従って、この割当量を加減ずれば、im常の計算機シス
テムの主記憶装置の大きさを増減した場合に類似した性
能制御の効果が得られる。
しかし、この効果はIと較的間接的であるので、更に単
独に、又は上記手段と併用して性能をより的確に制御す
る手段が要望されている。
公知のように、多くの計算機システムの中央処理装置等
には、主記憶装置の情報のコピーを保持する、比較的小
容量で高速なへソファを持つことにより、主記憶アクセ
スの実質的な高速化をはかる技術が使用されている。
第2図はこのようなバッファの構成の一例である。公知
のバッファの制御を、主記憶読出しアクセス要求の場合
について以下に簡単に述べる。
アクセスを要求する記1aアドレスは、アドレスレジス
タ2に置かれるものとする。
通常、バッファは一定長のデータブロック部5と該ブロ
ックの上記1.1装置上の記憶アドレスの一部(例えば
アドレスレジスタ2の記憶アドレスの上位ビット列3)
を保持するタグ部6とを内容とする語を単位として、同
数の語からなる複数バンク1−1〜1−nから構成され
る。
記憶アドレスの下位ビット列は、バンク内の1語を選択
するアドレスとして使用され、へソファアクセスにおい
て、このアドレスにより選択される各バンク1−1〜1
−nの各1語が一斉に読み出され、その中からタグ部に
上位アドレス3と同一の内容を持つ語が目的のデータブ
ロックの語として選択される。
もし、上記動作の結果、バッファにアドレスの−・致す
るものが無い場合には、主起m装置に実際にアクセスし
てデータを得る必要があるので、アクセス時間は長くな
る。
この場合、上記10装置から読み出されたデータブロッ
クは、前記と同様にしてアドレスされる全バンクの詔の
中から選択される1語に、アドレスの」二位ヒント列と
ともに格納される。
この場合の選択のために、例えばア1ルス下位ビット列
4でアドレスされる語群に対して制御情報7が設けられ
、該情報はバッファアクセス中に常に制御回路8により
更新されていて、その情報により、同一語群の中の語で
、最近のアクセスが最も古い時刻に行われた詔を決定で
きるようにされている。
この情報を制御回路8に入力して1語を選択し、バッフ
ァ登録制御回路9により、選択した語に書込みデータレ
ジスタ10−1〜10−〇のデータを書込む。
以上により明らかなように、バッファのバンクの数によ
って、目的のデータがバッファから得られる確率は変化
し、従って実質的な主記憶アクセス時間が変化するので
、計算機の性能に直接に影響するが、従来上記仮想計算
機の性能の制御を、バッファを制御することによって実
現する方式は無かった。
〔問題点を解決するための手段〕
前記の問題点は、主記憶装置の情報のコピーを保持し、
複数のバンクよりなるバッファを有する処理装置上で仮
想計算機を動作する場合において、上記バンクを個別に
仮想計算機に割り当てる本発明のバッファ制御方式によ
って解決される。
〔作用〕
即ち、各仮想計算機が使用できるバッファの量を、バッ
ファのバンク単位に制限する手段が設けられるので、こ
の手段により各仮想計算機の実質的な主記憶アクセス時
間を制御することが可能となり、仮想計算機の性能の制
御をより直接的に行うことができる。
〔実施例〕
第1図は本発明一実施例のブロック図である。
図において、第2図と同じ部分は同一の符号によって示
す。
バッファのバンクを仮想計算機に割り当てる制御は、バ
ッファへのアクセスにおいて、該アクセスを要求した仮
想計算機に割り当てられているバンクのみに対して、読
出し及び書込みを行うように制御することにより実現さ
れる。
この制御のために、各仮想計算機には、それらを特定す
る識別番号を付し、現に実行中の仮想計算機の識別番号
が、識別番号レジスタ12に表示される。
又、例えば各バンクに対して1個づつ設ける識別番号指
示レジスタ11−1〜11−nを設け、それぞれのバン
クの使用を許す仮想d1算機識別番号を表示する。
制御回路8は新たなデータブロックを書込むべきバンク
の選択において、制御情報7の他に識別番号指示レジス
タ11−1〜11−n及び識別番号レジスタ12を参照
し、識別番号レジスタ12に表示する仮想計算機が使用
できるバンクを識別番号指示レジスタ11−1〜11−
nで知り、そのバンクの中で最近のアクセスが最も古い
バンクを制御情報7に基づいて決定し、そのバンクの語
をバッファ登録制御回路9に通知する。
バッファ登録制御回路9は通知されたバンクの語に、前
記のようにデータブロック及びアドレスを書込む。
バッファよりの読出し時には、タグ部6と上位アト□レ
ス3が一致するバンクで、且つ識別番号指示レジスタ1
1−1〜11−nのうち、該バンクに対応するレジスタ
に識別番号レジスタ12に一致する識別番号がある語を
、目的のデータブロックの詔として選択する。
以上の制御により、各仮想計算機の要求したデータブロ
ックは、識別番号指示レジスタ11−1〜11−nで指
定されているバンクにのめ保持されることになり、仮想
計算機に対するバッファのバンク割当が実現される。
〔発明の効果〕
以」二の説明から明らかなように本発明によれば、仮想
計算機の性能の制御を従来より的確に行う手段が提供さ
れ、仮想計算機システムの利用性を向」ニするという著
しい工業的効果がある。
【図面の簡単な説明】
第1図は本発明一実施例の構成ブロック図、第2図は従
来のバッファの構成ブロック図である。 図おいて、 1=1〜1−nはバンク、  2はアドレスレジスタ、
7は制御情報、     8は制御回路、9はバッファ
登録制御回路、 10−1〜10−nは書込めデータレジスタ、11−1
〜11−nは識別番号指示レジスタ、12は識別番号レ
ジスタを示す。

Claims (1)

    【特許請求の範囲】
  1. 主記憶装置の情報のコピーを保持し、複数のバンクより
    なるバッファを有する処理装置上で仮想計算機を動作す
    る場合において、上記バンクを個別に仮想計算機に割り
    当てる手段を有することを特徴とするバッファ制御方式
JP15660984A 1984-07-27 1984-07-27 バツフア制御方式 Pending JPS6134643A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP15660984A JPS6134643A (ja) 1984-07-27 1984-07-27 バツフア制御方式

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP15660984A JPS6134643A (ja) 1984-07-27 1984-07-27 バツフア制御方式

Publications (1)

Publication Number Publication Date
JPS6134643A true JPS6134643A (ja) 1986-02-18

Family

ID=15631476

Family Applications (1)

Application Number Title Priority Date Filing Date
JP15660984A Pending JPS6134643A (ja) 1984-07-27 1984-07-27 バツフア制御方式

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JP (1) JPS6134643A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62179663U (ja) * 1986-04-30 1987-11-14
JP2008293472A (ja) * 2007-04-24 2008-12-04 Fujitsu Ltd 計算機装置およびそのキャッシュリカバリ方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62179663U (ja) * 1986-04-30 1987-11-14
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