JPS6135021A - ユニタリマルチプレクサーデコーダ回路 - Google Patents

ユニタリマルチプレクサーデコーダ回路

Info

Publication number
JPS6135021A
JPS6135021A JP15119785A JP15119785A JPS6135021A JP S6135021 A JPS6135021 A JP S6135021A JP 15119785 A JP15119785 A JP 15119785A JP 15119785 A JP15119785 A JP 15119785A JP S6135021 A JPS6135021 A JP S6135021A
Authority
JP
Japan
Prior art keywords
transistor
emitter
coupled
base
decoder circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP15119785A
Other languages
English (en)
Inventor
ニツキル・シー・マズムダー
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Micro Devices Inc
Original Assignee
Advanced Micro Devices Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Micro Devices Inc filed Critical Advanced Micro Devices Inc
Publication of JPS6135021A publication Critical patent/JPS6135021A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
    • H03K17/62—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors
    • H03K17/6257—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors with several inputs only combined with selecting means
    • H03K17/6264—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors with several inputs only combined with selecting means using current steering means
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
    • H03K17/603—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors with coupled emitters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
    • H03M7/001—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits characterised by the elements used
    • H03M7/005—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits characterised by the elements used using semiconductor devices
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/02—Details
    • H04J3/04—Distributors combined with modulators or demodulators
    • H04J3/047—Distributors with transistors or integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Analogue/Digital Conversion (AREA)
  • Compression, Expansion, Code Conversion, And Decoders (AREA)
  • Static Random-Access Memory (AREA)
  • Reduction Or Emphasis Of Bandwidth Of Signals (AREA)
  • Time-Division Multiplex Systems (AREA)
  • Electronic Switches (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は一般に半導体回路に関しさらに特定的には、
１個の半導体チップ上の集積回路として形成されて高速
動作を与えるユニタリマルチプレクサ−デコーダ回路に
関する。
一般に、複数個のマルチプレクサ回路２と複数個のデコ
ーダ回路４を含む先行技術のブロック図が第１図に示さ
れる。マルチプレクサ回路の各々は第２図（ａ）の回路
図から形成され、デコーダ回路の各々は第２図（１１）
の回路図から形成される。見られるように、Δｏ、Ａ＋
ないしＡ。またはＳｏ　、Ｂ、ないしＢＩｌのいずれか
の複数個のデータ入力信号が、その出力が次に各々の複
数個のデコーダ４によってデコードされる複数個のマル
チプレクサ回路２を通過する必要がある。共通の制御信
号Ｓが各々のマルチプレクサ回路の制御入力へ与えられ
、その結果、選択的にデータ入力ＡＯ・・・ＡＩｌまた
はデータ人力Ｓｏ・・・Ｂｎのいずれかを通過させてデ
コーダ回路の出力信号Ｙｏ・・・Ｙ２゜ナ１を発生させ
る。！〔とえば、Ｓ−０のときデータ入力Ａｏ・・・Ａ
、が選択され、Ｓ＝１のとぎデータ人力Ｂｎ・・・Ｂ、
が選択される。
したがって、データ入力信号は２つのエミッタ結合ロジ
ック（ＥＣＬ）ゲート（マルチプレクサの１個とデコー
ダの１個）を通過する必要があり、これは伝搬遅延を増
大させる。さらに、マルチプレクサ回路に必要とＪ−る
電流源の数は３ｎであり、デコーダ回路に必要な電流源
の数は、２°　である。これは「１がデータ入力信号の
数である場合、合計３０＋２°　の電流源を与える。
それゆえ、ただ１個のゲート遅延を有しかつ電流源およ
び構成部品の数を有意に減少させ、それにより動作の効
率および速度を増大させる１個の半導体チップ上の集積
回路として形成されるユニタリマルチプレクサ−デコー
ダ回路を提供するのが望ましい。
発明の概要 したがって、この発明の一般的な目的は、より高速の動
作速度を与えるために単一の半導体チップ上に集積回路
として作成されるユニタリマルチプレクサ−デコーダ回
路を提供することである。
この発明の他の目的は、たｉ′、１個のゲート遅延を有
し、かつ電流源および構成部品の数を有意に減少させる
１個の半導体チップ上の集積回路として形成されるユニ
タリマルチプレクサ−デコーダ回路を提供することであ
る。
さらにこの発明の他の目的は、マルチプレクサデコーダ
回路と同一の集積回路基板に形成される基準電圧発生源
を含む半導体チップ上に集積化されたユニタリマルチプ
レクサ−デコーダ回路を提供することである。
これらの目的に従って、この発明は、そのコレクタが電
流電位に接続され、かつそのベースが第１の基準電位に
接続される第１の基準トランジスタを含む１個の半導体
チップ上に集積化されたユニタリマルヂプレクサーデコ
ーダ回路の提供にかかわる。複数個の第１のデータ入力
トランジスタは、そのコレクタのすべてが互いに共通に
結合され、そのエミッタのすべてが共通に互いに結合さ
れかつそのベースが入力端子の第１の組に結合されるよ
うに設けられる。第１の入力トランジスタの共通のコレ
クタは電源電位に負荷抵抗を介して接続され、第１の入
力トランジスタの共通のエミッタは第１の基準トランジ
スタのエミッタに接続される。第２の基準トランジスタ
は、そのコレクタが第１の基準トランジスタのコレクタ
に接続され、かつそのベースが第２の基準電位に接続さ
れるように設けられる。複数個の第２のデータ入力トラ
ンジスタは、そのコレクタのすべてが共通に互いに接続
され、そのベースが入力端子の第２の組に接続されるよ
うに設けられる。第２の入力トランジスタの共通のコレ
クタは第１の入力トランジスタの共通のエミッタに接続
される。第２の入力トランジスタの共通のエミッタは第
２の基準トランジスタのエミッタに接続される。エミッ
タフォロワのトランジスタは、そのコレクタが電源電位
に接続され、そのベースが第１の入力トランジスタの共
通のコレクタに接続され、かつそのエミッタが出力端子
に接続される。第１の電流源が第２の基準トランジスタ
のエミッタに接続され、第２の電流源がエミッタフォロ
ワトランジスタのエミッタに接続される。基準電圧発生
源が第１および第２の基準電位を発生するために設けら
れ、かつマルチプレクサ−デコーダ回路と同一の半導体
回路基板上に形成される。
この発明のこれらおよび他の目的および利点は、同様の
参照番号が対応する部分を示す添付の図面を用いて行な
う以示の詳細な説明からより一層明らかとなろう。
−しい−例の説明 次に図面を様々な観点から詳細に参照する。まず、第３
図において、１個の半導体チップ上に集積回路として構
成される先行技術のユニタリマルチプレクサ−デコーダ
回路１ｏの概略図が示される。このマルチプレクサ−デ
コーダ回路１０は第２図（ａ）および（ｂ）において示
される個々独立の分離されたマルチプレクサおよびデコ
ーダ回路と同一の機能を行なう。しかし、回路構成部品
の数が減少している。すなわち、ただ１個のＥＣＬゲー
トと２°１１個の電流源とを必要とし、それによって電
力消費を減少させ、かつ製造コストを低下させる一方集
積回路の速度および効率を改善している。
マルチプレクサ−デコーダ回路１ｏは、第１の基準トラ
ンシタＱ１２と第２の基準トランジスタＱ１４とを含む
。トランジスタＱ１２のコレクタは電源電圧または電位
Ｖｃｃに接続されかつトランジスタＱ１４のコレクタに
接続される。トランジスタＱ１２のベースは第１の基準
電位Ｖ［ＩＢ’１につなげられ、またトランジスタＱ１
．４のベースは第２の基準電位Ｖ８Ｂ２に接続される。
複数個の第１または上側のデータ入力トランジスタＱＡ
Ｏ・・・ＱＡｎは、そのコレクタのすべてが共通に互い
に接続されかつ負荷抵抗Ｒ１の一方端に接続されるよう
に設けられる。抵抗Ｒ１の他方端は電源゛電位に接続さ
れる。第１の入力トランジスタＱ＾０・・・ＱＡｌｌの
エミッタのすべては共通に互いに接続されかつ第１の基
準トランジスタＱ１２のエミッタに接続される。入力ト
ランジスタＱＡＯ・・・Ｑ４，１のベースは、各々デー
タ入力信号Ａｏ・・・Ａ。
または相補的なデータ入カ信号入０・・・入。を受ける
第１の組の入力端子に接続される。ここで、ｎはビット
数である。複数個の第２または下側のデータ入力トラン
ジスタＱａｏ・・・Ｑａｒ　は、そのすべてのコレクタ
が共通に互いに接続され、かつ第１のデータ入力トラン
ジスタＱＡｏ・・・Ｑ’　Ａ　’　ｎの共通のエミッタ
に接続される。第２の入力トランジスタＱａｏ・・・Ｑ
８ｒｌのすべてのエミッタは共通に互いに接続されかつ
第２の基準トランジスタＱ１４のエミッタに接続される
。第２の入力トランジスタＱａｏ・・・Ｑａｎのベース
は各々データ入力信号Ｂｏ・・・Ｂ、または相補的なデ
ータ入力信号百〇・・・Ｂ、を受ける第２の組の入力端
子に接続される。
真の制御信号トランジスタＱ１６は、そのコレクタが第
１の入力トランジスタの共通のコレクタに接続され、そ
のエミッタが第１の入力トランジスタの共通のエミッタ
に接続される。制御トランジスタＱ１６のベースは真の
制御信号Ｓを受ける端子に結合される。相補的な制御信
号トランジスタ０１８は、そのコレクタがまた第１の入
力トランジスタの共通のエミッタに結合され、かつその
エミッタは第２の入力トランジスタの共通のエミッタに
結合される。相補的なトランジスタＱ１８のベースは相
補的な制御信号百を受ける制御端子に結合される。
エミッタフォロワトランジスタＱ２０はそのベースが負
荷抵抗Ｒ１の一方端に結合され、そのコレクタが電源電
位■。０に結合され、かつそのエミッタは出力信号Ｙ。
を与える出力端子に結合される。第１の電流源■１は第
２の基準トランジスタＱ１４のエミッタに結合される。
電流ｍ１１はトランジスタＱ２２とエミッタ抵抗Ｒ２と
から形成される。第２の電流源Ｉ２はエミッタフォロワ
トランジスタＱ２０のエミッタに結合される。電流源Ｉ
２はトランジスタＱ２４とエミッタ抵抗Ｒ３とから形成
される。
動作時において、真の制御信号Ｓがハイまたは“１″レ
ベルにあるとき、上側の入力トランジスタＱＡＯ・・・
ＱＡｎが不活性状態となり、それにより第２のデータ入
力トランジスタ上のデータＢ。
・・・Ｂ　１１がデコードされて出力信号Ｙｎを形成す
る。
真の制御信号Ｓがローまたは゛Ｏ″レベルにあるとき、
第２の入力トランジスタＱａｏ・・・Ｑａｎが不活性状
態となり、その結果箱１のデータ入力トランジスタ上の
データＡｏ・・・Ａｎがデコードされて出力信号Ｙｎを
形成する。
基準電圧Ｖ８８．およびＶＢＢ２を発生ずるために、第
３図のユニタリマルチプレクサ−デコーダ回路のトラン
ジスタＱ１２およびＱ１４のベースを駆動するための基
準電圧発生器２６の概略図が第４図において例示される
。基準電圧発生器２６は第１の供給トランジスタ２８と
第２の供給トランジスタ３０とを含む。トランジスタＱ
２８はそのコレクタが電源電位■。、に結合され、その
ベースはバイアス抵抗Ｒ３２を介して電源電位に結合さ
れ、そのエミッタはトランジスタＱ１２のベースへの結
合のために用いられる〈第３図）。
トランジスタ０２８のベースおよびエミッタは各々電流
源■３および■４にそれぞれ接続される。
同様に、第２の供給トランジスタＱ３０はそのコレクタ
が電源電位Ｖｃｃに結合され、そのベースがバイアス抵
抗Ｒ３４を介して電ｍ電位に接続され、かつそのエミッ
タがダイオードＤ１を介してトランジスタＱ１４のベー
スに結合されるのに用いられる。トランジスタＱ３０の
ベースおよびエミッタは各々電流源Ｉ５およびＩ６にそ
れぞれ接続される。当業者はこの基準電圧発生器２６が
ユニタリマルチプレクサ−デコーダ回路１６と同一の集
積回路基板上に形成されることを理解すべきである。
成る他の応用においては、活性化信号とまた複数個の制
御信号とを必要とするときがたびたびある。したがって
、これらの信号と協働する先行技術の他の実施例の概略
図が第５図に示される。このユニタリマルチプレクサ−
デコーダ回路１０ａは第３図の回路と同一であるが、（
１）複数個の真の制御信号トランジスタと、（２）第１
のイネーブルトランジスタと、（３）複数個の相補的な
制御信号トランジスタと、（４）第２のイネーブルトラ
ンジスタとが付は加えられている。
見られるように、真の制御信号トランジスタＱＳＯ・・
・Ｑ≦、のコレクタのすべては互いに共通に接続されか
つ第１の入力トランジスタＱＡＯ・・・Ｑ８．１の共通
のコレクタに接続される。真の制御トランジスタのエミ
ッタのすべては互いに共通に接続されかつ第１の入力ト
ランジスタの共通のエミッタに接続される。真の制御ト
ランジスタのベースは各々真の制御信号Ｓｏ・・・Ｓ、
を各々受ける制御端子に接続される。第１のイネーブル
トランジスタＱ〔。、は、そのコレクタが真の制御トラ
ンジスタの共通のコレクタに結合され、そのエミッタが
第１の入力トランジスタの共通のエミッタに結合される
。第１のイネーブルトランジスタのベースはイネーブル
（活性化）信号Ｅｎを受けるイネーブル端子に結合され
る。さらに、相補的な制御信号トランジスタＱｓｏ・・
・Ｑｉのコレクタのすべては共通に互いに接続されかつ
第２の入力トランジスタＱａｏ・・・Ｑａｎの共通のコ
レクタに接続される。相補的な制御トランジスタのエミ
ッタのすべては共通に互いに接続され、かつ第２の入力
トランジスタの共通のエミッタに接続される。
相補的なトランジスタのベースは各々相補的な制御信号
Ｓｏ・・・Ｓｌを受ける制御端子に接続される。
第２のイネーブルトランジスタＱＥｎｚのコレクタは第
１のイネーブルトランジスタのエミッタに結合される。
第２のイネーブルトランジスタのエミッタは第２の入力
トランジスタの共通のエミッタに結合される。第２のイ
ネーブルトランジスタのベースはイネーブル信号Ｅ＝、
を受けるイネーブル端子に結合される。
しかしながら、第５図の第２の先行技術の実施例は、上
側および下側の両方のトランジスタの数の増大およびそ
の結果によるノード容量の増大とい゛う欠点を有する。
さらに、制御信号Ｓｏ・・・Ｓｔのうちのただ１個が成
る時刻において作動することができるだけである。これ
らの欠点のづべては図面の第６図において例示されるこ
の発明の好ましい実施例において除去される。
このユニタリマルチプレクサ−デコーダ回路１０１）は
また、真および相補的な制御信号トランジスタＱ１６お
よびＱｉ８が除去されるという点を除いて第３図の回路
と同一である。したがって、。
第６図のこの回路の詳細な説明および構成部品の相互接
続は必要でないと思われる。見られるように、第５図の
制御信号トランジスタの複数個はマルチプレクザーデコ
ーダ回路１０ｂにおいて直接用いられていず、むしろ第
７図に例示されるバイアス発生器３６と協働する。また
、第５図のイネーブルトランジスタはまたマルチプレク
サ−デコーダ回路１０ｂにおいて用いられておらず、か
つ第７図のバイアス発生器３６と組合わせられる。
バイアス発生器３６は、第６図のマルヂプレクサーデコ
ーダ回路１０ｂに対し基準電圧Ｖａａ＋−およびＶａａ
ｚ−を発生するために用いられる。
バイアス発生器３６における破線３７の左側の素子は第
４図の回路と同一である。加えて、そのコレクタが電源
電位Ｖｃｃに接続され、かつそのベースがバイアス電圧
ＶＢＢ２に結合される第１の基準トランジスタ０３８が
設けられる。イネーブルトランジスタＱ４０のコレクタ
は、トランジスタＱ２８のベースにダイオードＤ２を介
して結合されかつトランジスタＱ３０のベースにダイオ
ードＤ３を介して結合される。イネーブルトランジスタ
Ｑ４０のベースはイネーブル信号Ｅｎを受けるイネーブ
ル端子に接続され、そのエミッタは基準トランジスタ０
３８のエミッタに接続される。
電流源Ｉ７はトランジスタ０３８およびＱ４０の共通の
エミッタに結合される。第２の！！準トランジスタＱ４
２はそのコレクタがトランジスタＱ３０のベースに結合
され、そのベースがバイアス電圧Ｖａ　ａ　ｙに結合さ
れる。複数個の制御信号トランジスタＱｓｏ・・・ＱＳ
＋はそのコレクタのすべてが互いに接続されかつトラン
ジスタ０２８のベースに結合されるように設けられる。
制御信号トランジスタのすべてのエミッタは互いに結合
されかつ第２の基ｉｔ〜ランジスタＱ４２のエミッタに
結合される。制御トランジスタのベースの各々は各々制
御信号Ｓｏ・・・Ｓ、を受ける制御端子に接続される。
電流源Ｉ８は第２のバイアストランジスタＱ４２のエミ
ッタに結合される。
動作時において、イネーブル信号Ｅ。がハイまたは″１
″レベルのとき、基準電圧Ｖａａ＋−およびＶａ　ａ　
２−はそれらの通常の値以下となり、その結果、基準ト
ランジスタＱ１２およびＱｉ４をターンオフさせる。し
たがって、出力信号Ｙｒｌは、データ入力信＠Ａｏ・・
・ＡｏおよびＢｏ・・・Ｂｏがハイまたはローであるか
にかかわらずロー状態であり不活性のままである。イネ
ーブル信号Ｅ。がローまたはイネーブルとなると、Ｉｌ
ｌ　ｆａ　Ｍ号Ｓθ・・・Ｓ、は独立に入力信“号Ａｎ
・・・ＡｏまたはＢｏ・・・Ｂ。
の各々を選択することができる。制御信号Ｓ、がハイと
すると、基準電圧Ｖａａ＋　−はその通常の値より低く
引き下げられ、したがってトランジスタＱ１２がターン
オフされる。電圧Ｖａ　Ｂ　２−はその通常の値を有し
ており、その結果、出力信号Ｙｏは入力信号Ｂｏ・・・
Ｂｏのデコードされた値に対応する。
したがって、この発明の好ましい実施例は、第２の先行
技術の実施例に対し次のような利点を有する。
（１）　１つのゲートにつき制御信号あたり２つのトラ
ンジスタを少なくし、それによりノード容量を減少させ
かつ動作速度を増大させる。
（２）　相補的な制御信号を用いる必要がない。
（３）　制御信号を独立に作動させることを可能にする
。
（４）　ただ１個のゲート遅延を有するだけであり、動
作速度およびその効率を増大させる。
（５）　ただ１個の制御信号のレベルを必要とするだけ
である。
（６）　電流源および構成部品の数を有意に減少させる
。
上述の詳細な説明から、この発明が１個の半導体チップ
上の集積回路として形成されて高速の動作速度を与える
ユニタリマルチプレクサ−デコーダ回路を提供している
ことが見られるであろう。
さらに、このユニタリマルチプレクサ−デコーダ回路と
同一の集積回路基板上に形成される基準電圧発生のため
のバイアス発生器が設けられている。
この発明の好ましい実施例であると現在考えられている
ものについて例示し説明してきたが、当業者はこの発明
の真の範囲から逸脱することなく様々な変化および変更
を行なうことができ、かつそれらの素子を等価物で置き
換えることができるということは哩解されるべきである
。加えて、この発明の教示に対しその中心的な範囲から
逸脱することなく特定的な状況または物質を適用するた
めに多くの変更を行なうことができる。それゆえ、この
発明はこの発明を実行するための最も良い形態として開
示されている特定的な実施例に限定されず、この発明は
添付の特許請求の範囲の範囲内に存在するすべての実施
例を含むことを意図している。
【図面の簡単な説明】
第１図は、従来のマルチプレクサおよびデコーダ回路を
例示するブロック図である。第２図＜ａ）および（ｂ）
は第１図のマルチプレクサおよびデ　。 コーダ回路の概略図である。第３図は先行技術に従うユ
ニタリマルチプレクサ−デコーダ回路の概略図である。 第４図は第３図の回路のためのＭ準電圧発生器の概略図
である。第５図は先行技術に従うユニタリマルチプレク
サ−デコーダ回路の他の実施例の概略図である。第６図
はこの発明によるユニクリマルチプレクサ−デコーダ４
回、路の一実施例の概略図である。第７図は第６図の回
路のだめの基準電圧発生器の概略図である。。 図において、ＱＡＯ・・・ＱＡｎは第１のデータ人力ト
ランジスタ、Ｑ［１０・・・Ｑａｎは第２のデータ入力
トランジスタ、八ｓａ・・・Ｑｓ＋は真の制御信号トラ
ンジスタ、Ｑ２０はエミッタフォロワトランジスタ、Ｑ
ｌ　２．Ｑｌ　４．Ｑ３８．Ｑ４２は基準トランジスタ
、０２８．Ｑ３０は供給トランジスタ、Ｑ４０はイネー
ブルトランジスタ、１０ｂはユニタリマルチプレクナー
デコーダ回路、３６はバイアス発生器、■１〜Ｉ８は電
流源。 なお、図中、同符号は同一または相当部分を示す。 特許出願人　アドバンスト・マイクロ・デイバ唇゛パイ
ンコーボレー＄４≦Ｖ

Claims (20)

    【特許請求の範囲】
  1. （１）１個の半導体チップ上に集積化されるユニタリマ
    ルチプレクサ−デコーダ回路であつて、 そのコレクタが電源電位に接続されかつそのベースが第
    １の基準電位に接続される第１の基準トランジスタと、 そのコレクタのすべてが共通に互いに結合され、そのエ
    ミッタのすべてが互いに共通に結合されかつそのベース
    が入力端子の第１の組に結合される複数個の第１のデー
    タ入力トランジスタを備え、前記第１の入力トランジス
    タの前記共通のコレクタは前記電源電位に負荷抵抗を介
    して結合され、前記第１の入力トランジスタの前記共通
    のエミッタは前記第１の基準トランジスタのエミッタに
    結合されており、 そのコレクタが前記第１の基準トランジスタのコレクタ
    に結合されかつそのベースが第２の基準電位に結合され
    る第２の基準トランジスタと、そのコレクタのすべてが
    互いに共通に結合され、そのエミッタのすべてが互いに
    共通に結合されかつそのベースが入力端子の第２の組に
    結合される複数個の第２のデータ入力トランジスタを備
    え、前記第２の入力トランジスタの前記共通のコレクタ
    は前記第１の入力トランジスタの前記共通のエミッタに
    結合され、前記第２の入力トランジスタの前記共通のエ
    ミッタが前記第２の基準トランジスタのエミッタに結合
    されており、 そのコレクタが前記電源電位に結合され、そのベースが
    前記第１の入力トランジスタの共通のコレクタに結合さ
    れ、かつそのエミッタが出力端子に結合されるエミッタ
    フォロワトランジスタと、前記第２の基準トランジスタ
    のエミッタに結合される第１の電流源と、 前記エミッタフォロワトランジスタのエミッタに結合さ
    れる第２の電流源と、 前記第１および前記第２の基準電位を発生するための基
    準電圧発生器を備え、前記基準電圧発生器はマルチプレ
    クサ−デコーダ回路と同一の集積回路基板上に形成され
    ており、 前記基準電圧発生器は前記第１および第２の基準トラン
    ジスタをターンオフさせるためのイネーブルトランジス
    タを含む、ユニタリマルチプレクサ−デコーダ回路。
  2. （２）前記基準電圧発生器はさらに、そのコレクタが電
    源電位に結合され、そのベースが第１のバイアス抵抗を
    介して電源電位に結合され、かつそのエミッタが前記第
    １の基準トランジスタのベースに接続される第１の供給
    トランジスタを含む、特許請求の範囲第１項記載のユニ
    タリマルチプレクサ−デコーダ回路。
  3. （３）前記基準電圧発生器はさらに、そのコレクタが電
    源電位に接続され、そのベースが第２のバイアス抵抗を
    介して電源電位に接続され、かつそのエミッタが前記第
    ２の基準トランジスタのベースに第１のダイオードを介
    して接続される第２の供給トランジスタを含む、特許請
    求の範囲第２項記載のユニタリマルチプレクサ−デコー
    ダ回路。
  4. （４）第１のデータ入力信号は入力端子の第１の組に与
    えられる、特許請求の範囲第１項記載のユニタリマルチ
    プレクサ−デコーダ回路。
  5. （５）第２のデータ入力信号は入力端子の第２の組に与
    えられる、特許請求の範囲第４項記載のユニタリマルチ
    プレクサ−デコーダ回路。
  6. （６）前記イネーブルトランジスタはそのコレクタが第
    ２のダイオードを介して第１の供給トランジスタのベー
    スに結合されかつ第２の供給トランジスタのベースに第
    ３のダイオードを介して接続される、特許請求の範囲第
    ３項記載のユニタリマルチプレクサ−デコーダ回路。
  7. （７）１個の半導体チップ上に集積化されるユニタリマ
    ルチプレクサ−デコーダ回路であつて、そのコレクタが
    電源電位に接続され、かつそのベースが第１の基準電位
    に接続される第１の基準トランジスタと、 そのコレクタのすべてが互いに共通に接続され、かつそ
    のエミッタのすべてが互いに共通に接続され、かつその
    ベースが入力端子の第１の組に接続される複数個の第１
    のデータ入力トランジスタを備え、前記第１の入力トラ
    ンジスタの前記共通のコレクタは前記電源電位へ負荷抵
    抗を介して接続され、前記入力トランジスタの前記共通
    のエミッタは前記第１の基準トランジスタのエミッタに
    接続されており、 そのコレクタが前記第１の基準トランジスタのコレクタ
    に接続され、かつそのベースが第２の基準電位に接続さ
    れる第２の基準トランジスタと、そのコレクタのすべて
    が互いに共通に結合され、そのエミッタのすべてが互い
    に共通に結合されかつ、そのベースが入力端子の第２の
    組に接続される複数個の第２のデータ入力トランジスタ
    を備え、前記第２の入力トランジスタの前記共通のコレ
    クタは前記第１の入力トランジスタの前記共通のエミッ
    タに接続され、前記第２の入力トランジスタの前記共通
    のエミッタは前記第２の基準トランジスタのエミッタに
    接続されており、 そのコレクタが前記電源電位に接続され、そのベースが
    前記第１の入力トランジスタの共通のコレクタに接続さ
    れ、かつそのエミッタが出力端子に接続されるエミッタ
    フォロワトランジスタと、前記第２の基準トランジスタ
    のエミッタに接続される第１の電流源と、 前記エミッタフォロワのトランジスタのエミッタに接続
    される第２の電流源と、 第１および第２の供給トランジスタを有し、前記第１お
    よび第２の基準電位を発生するための基準電圧発生器を
    備え、前記基準電圧発生器はマルチプレクサ−デコーダ
    回路と同一の集積回路基板上に形成されており、 前記基準電圧発生器はそのコレクタが前記第１および第
    ２の供給トランジスタのベースに結合されるイネーブル
    トランジスタを含み、 そのコレクタが電源電位に接続され、そのベースがバイ
    アス電圧に接続されかつそのエミッタが前記イネーブル
    トランジスタのエミッタに接続される第３の基準トラン
    ジスタと、 そのコレクタが互いに共通に結合され、そのエミッタの
    すべてが互いに共通に結合され、かつそのベースが真の
    制御信号端子に接続される複数個の真の制御信号トラン
    ジスタを備え、前記真の制御信号トランジスタの前記共
    通のコレクタは前記第１の供給トランジスタのベースに
    接続されており、 そのコレクタが前記第２の供給トランジスタのベースに
    接続され、そのベースがバイアス電圧に接続されかつそ
    のエミッタが前記真の制御信号トランジスタの共通のエ
    ミッタに結合される第４の基準トランジスタとを備える
    、ユニタリマルチプレクサ−デコーダ回路。
  8. （８）第１のデータ入力信号は入力端子の第１の組に与
    えられる、特許請求の範囲第７項記載のユニタリマルチ
    プレクサ−デコーダ回路。
  9. （９）第２のデータ入力信号は入力端子の第２の組に与
    えられる、特許請求の範囲第８項記載のユニタリマルチ
    プレクサ−デコーダ回路。
  10. （１０）第１のダイオードが前記第２の供給トランジス
    タのエミッタと前記第２の基準トランジスタのベースと
    の間に接続され、第２のダイオードが前記第１の供給ト
    ランジスタのベースと前記イネーブルトランジスタのコ
    レクタとの間に接続され、かつ第３のダイオードが前記
    第２の供給トランジスタのベースと前記イネーブルトラ
    ンジスタのコレクタとの間に接続される、特許請求の範
    囲第９項記載のユニタリマルチプレクサ−デコーダ回路
    。
  11. （１１）１個の半導体チップ上に集積化されるユニタリ
    マルチプレクサ−デコーダ回路であつて、 そのコレクタが電源電位に接続され、そのベースが第１
    の基準電位に接続される第１の基準トランジスタと、 そのコレクタのすべてが互いに共通に接続され、そのエ
    ミッタのすべてが互いに共通に結合され、かつそのベー
    スが入力端子の第１の組に接続される複数個の第１のデ
    ータ入力トランジスタを備え、前記第１の入力トランジ
    スタの前記共通のコレクタは前記電源電位に負荷抵抗を
    介して接続され、前記第１の入力トランジスタの前記共
    通のエミッタは前記第１の基準トランジスタのエミッタ
    に接続されており、 そのコレクタが前記第１の基準トランジスタのコレクタ
    に接続され、かつそのベースが第２の基準電位に接続さ
    れる第２の基準トランジスタと、そのコレクタのすべて
    が互いに共通に接続され、そのエミッタのすべてが互い
    に共通に結合され、かつそのベースが入力端子の第２の
    組に接続される複数個の第２のデータ入力トランジスタ
    を備え、前記第２の入力トランジスタの前記共通のコレ
    クタは前記第１の入力トランジスタの前記共通のエミッ
    タに接続され、前記第２の入力トランジスタの前記共通
    のエミッタは前記第２の基準トランジスタのエミッタに
    接続されており、 そのコレクタが前記電源電位に接続され、そのベースが
    前記第１の入力トランジスタの共通のコレクタに接続さ
    れ、かつそのエミッタが出力端子に接続されるエミッタ
    フォロワトランジスタと、前記第２の基準トランジスタ
    のエミッタに接続される第１の電流源と、 前記エミッタフォロワトラシンスダのエミッタに接続さ
    れる第２の電流源と、 前記第１および第２の基準電位を発生するための基準電
    圧発生器手段を備え、前記基準電圧発生器手段はマルチ
    プレクサ−デコーダ回路と同一の集積回路基板上に形成
    されており、 前記基準電圧発生器手段は前記第１および第２の基準ト
    ランジスタをターンオフさせるためのイネーブルトラン
    ジスタを含む、ユニタリマルチプレクサ−デコーダ回路
    。
  12. （１２）第１のデータ入力信号は入力端子の第１の組に
    与えられる、特許請求の範囲第１１項記載のユニタリマ
    ルチプレクサ−デコーダ回路。
  13. （１３）第２のデータ入力信号は入力端子の第２の組に
    与えられる、特許請求の範囲第１２項記載のユニタリマ
    ルチプレクサ−デコーダ回路。
  14. （１４）前記基準電圧発生器手段は第１の供給トランジ
    スタと第２の供給トランジスタとを含む、特許請求の範
    囲第１３項記載のユニタリマルチプレクサ−デコーダ回
    路。
  15. （１５）前記第１の供給トランジスタのエミッタは前記
    第１の基準トランジスタのベースに結合されかつ前記第
    ２の供給トランジスタのエミッタは前記第２の基準トラ
    ンジスタのベースに第１のダイオードを介して結合され
    る、特許請求の範囲第１４項記載のユニタリマルチプレ
    クサ−デコーダ回路。
  16. （１６）前記基準電圧発生器手段は複数個の真の制御信
    号トランジスタを含む、特許請求の範囲第１５項記載の
    ユニタリマルチプレクサ−デコーダ回路。
  17. （１７）前記イネーブルトランジスタは、そのコレクタ
    が第１の供給トランジスタのベースに第２のダイオード
    を介して接続され、かつ第２の供給トランジスタのベー
    スに第３のダイオードを介して接続される、特許請求の
    範囲第１６項記載のユニタリマルチプレクサ−デコーダ
    回路。
  18. （１８）前記真の制御信号トランジスタのベースは真の
    制御信号端子に接続される、特許請求の範囲第１６項記
    載のユニタリマルチプレクサ−デコーダ回路。
  19. （１９）前記イネーブルトランジスタのベースはイネー
    ブル信号を受ける、特許請求の範囲第１７項記載のユニ
    タリマルチプレクサ−デコーダ回路。
  20. （２０）真の制御信号端子が高レベル信号を受けると、
    第２のデータ入力信号がデコードされて出力信号が形成
    される、特許請求の範囲第１８項記載のユニタリマルチ
    プレクサ−デコーダ回路。
JP15119785A 1984-07-09 1985-07-08 ユニタリマルチプレクサーデコーダ回路 Pending JPS6135021A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US06/629,032 US4613774A (en) 1984-07-09 1984-07-09 Unitary multiplexer-decoder circuit
US629032 1984-07-09

Publications (1)

Publication Number Publication Date
JPS6135021A true JPS6135021A (ja) 1986-02-19

Family

ID=24521312

Family Applications (1)

Application Number Title Priority Date Filing Date
JP15119785A Pending JPS6135021A (ja) 1984-07-09 1985-07-08 ユニタリマルチプレクサーデコーダ回路

Country Status (5)

Country Link
US (1) US4613774A (ja)
EP (1) EP0168230B1 (ja)
JP (1) JPS6135021A (ja)
AT (1) ATE57049T1 (ja)
DE (1) DE3579855D1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04121482U (ja) * 1991-04-15 1992-10-29 日野自動車工業株式会社 オイルレスエアコンプレツサ

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4695749A (en) * 1986-02-25 1987-09-22 Fairchild Semiconductor Corporation Emitter-coupled logic multiplexer
US4885481A (en) * 1988-06-17 1989-12-05 Honeywell Inc. Configurable memory address decoder for integrated memory circuits with auxiliary memory locations

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3539824A (en) * 1968-09-03 1970-11-10 Gen Electric Current-mode data selector
US3639781A (en) * 1970-10-26 1972-02-01 Fairchild Camera Instr Co Series gated multiplexer circuit
JPS5833634B2 (ja) * 1979-02-28 1983-07-21 富士通株式会社 メモリセルアレイの駆動方式
US4354266A (en) * 1979-10-31 1982-10-12 Gte Laboratories Incorporated Multiplexor with decoding
JPS56112122A (en) * 1980-02-08 1981-09-04 Fujitsu Ltd Decoder circuit
US4551638A (en) * 1983-12-19 1985-11-05 Advanced Micro Devices, Inc. ECL Gate with switched load current source

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04121482U (ja) * 1991-04-15 1992-10-29 日野自動車工業株式会社 オイルレスエアコンプレツサ

Also Published As

Publication number Publication date
EP0168230A2 (en) 1986-01-15
DE3579855D1 (de) 1990-10-31
US4613774A (en) 1986-09-23
ATE57049T1 (de) 1990-10-15
EP0168230A3 (en) 1988-05-04
EP0168230B1 (en) 1990-09-26

Similar Documents

Publication Publication Date Title
US4928265A (en) Semiconductor integrated circuit
JP2944243B2 (ja) 半導体集積回路
JPS5984397A (ja) Ｍｏｓ論理レベルを規定するバツフア回路
US4665509A (en) Semiconductor memory device comprising address holding flip-flop
US6794905B2 (en) CMOS inverter
JPH0389624A (ja) 半導体集積回路
US20020024362A1 (en) Logic circuit with single charge pulling out transistor and semiconductor integrated circuit using the same
US5485110A (en) ECL differential multiplexing circuit
JP2534377B2 (ja) Ｂｉｃｍｏｓロジツク回路
US4613774A (en) Unitary multiplexer-decoder circuit
US5457405A (en) Complementary logic recovered energy circuit
JPH11312969A (ja) 半導体回路
JPS5842558B2 (ja) アドレス バッファ回路
US5572561A (en) Frequency dividing circuit
WO1986003078A1 (en) Logic circuit with frequency divider application
JP2580250B2 (ja) バイポーラｃｍｏｓレベル変換回路
JPH07131302A (ja) レジスタ回路
JP2776201B2 (ja) フリップフロップ回路
JP2855796B2 (ja) 半導体出力回路
JP2908254B2 (ja) 三値論理入力回路
US6225828B1 (en) Decoder for saving power consumption in semiconductor device
JP2734254B2 (ja) レベル変換回路
JP2864559B2 (ja) ＢｉＣＭＯＳ論理回路
JPS61126818A (ja) 出力バツフア駆動回路
JPS62231521A (ja) 半導体集積回路