JPS6135491A - 液晶表示装置の制御方法 - Google Patents
液晶表示装置の制御方法Info
- Publication number
- JPS6135491A JPS6135491A JP15849384A JP15849384A JPS6135491A JP S6135491 A JPS6135491 A JP S6135491A JP 15849384 A JP15849384 A JP 15849384A JP 15849384 A JP15849384 A JP 15849384A JP S6135491 A JPS6135491 A JP S6135491A
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- Japan
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- display data
- ram
- liquid crystal
- crystal display
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- Pending
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- Liquid Crystal Display Device Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は二次元ドツトマトリックス液晶表示装置の制御
方法に係り、特に、ＲＡＭのデータを高速で書き替える
方法に関するものである。
方法に係り、特に、ＲＡＭのデータを高速で書き替える
方法に関するものである。
通常、走査電極数Ｎ、信号電極数Ｍの二次元ドツトマト
リックス液晶表示装置では、ＲＡＭに書き込まれている
表示データをＭ個ずつクロックパルスによりシフトした
後、水平同期信号（Ｈ５ｖＮｃ）によりラッチし、ドラ
イバーから１ライン同時に送出して駆動する。
リックス液晶表示装置では、ＲＡＭに書き込まれている
表示データをＭ個ずつクロックパルスによりシフトした
後、水平同期信号（Ｈ５ｖＮｃ）によりラッチし、ドラ
イバーから１ライン同時に送出して駆動する。
しかし、ＲＡＭへの表示データの書込みとＲＡＭからの
表示データの読み出しは表示が乱れるため同時にはでき
ず、表示データをＲＡＭからシフト（読み出し）しラッ
チした後、次の表示データのシフトを行うまでの短い期
間に僅かずつ書き込んでおり、−画面書き替えるのに長
時間要し、高速で書込む方法が要望されている。
表示データの読み出しは表示が乱れるため同時にはでき
ず、表示データをＲＡＭからシフト（読み出し）しラッ
チした後、次の表示データのシフトを行うまでの短い期
間に僅かずつ書き込んでおり、−画面書き替えるのに長
時間要し、高速で書込む方法が要望されている。
第４図は従来の液晶表示装置のＲＡＭからの表示データ
の読み出しおよびＲＡＭへの表示データの書込み動作を
説明するためのブロック図である。
の読み出しおよびＲＡＭへの表示データの書込み動作を
説明するためのブロック図である。
ＲＡＭ４からの表示データの読み出しは、タイミング発
生回路５のクロックパルスによりＲＡＭ４の表示データ
を水平表示素子数に相当する個数ずつシフト（読み出し
）した後、タイミング発生回路５の水平同期信号（Ｈｓ
ｙＮｃ）でラッチし、ドライバーから液晶表示パネル６
に送出することによりなされる。
生回路５のクロックパルスによりＲＡＭ４の表示データ
を水平表示素子数に相当する個数ずつシフト（読み出し
）した後、タイミング発生回路５の水平同期信号（Ｈｓ
ｙＮｃ）でラッチし、ドライバーから液晶表示パネル６
に送出することによりなされる。
一方、ＲＡＭ４への書込みは、ＣＰＵＩがタイミング発
生回路５のＲＥＡＤＹ信号（書込み許可）を受信してい
る期間に、ＣＰＵＩの表示データを検出したアドレスデ
コーダ２がデータバッファ３およびＲＡＭ４にＣＰＵＩ
の表示データをＲＡＭ４に書込みを指示することにより
なされる。
生回路５のＲＥＡＤＹ信号（書込み許可）を受信してい
る期間に、ＣＰＵＩの表示データを検出したアドレスデ
コーダ２がデータバッファ３およびＲＡＭ４にＣＰＵＩ
の表示データをＲＡＭ４に書込みを指示することにより
なされる。
第５図はクロックパルス（ｃＰ）、水平同期信号（Ｈ５
ｖＮｃ）、ＲＥＡＤＹ信号（書込み許可）および表示デ
ータ書込みのタイミングを説明するための図で、Ｈ８Ｙ
Ｎｃの旧ｇｈ Ｌｅｖｅｌがデータ読み出し期間を、
Ｌｏｗ Ｌｅｖｅｌが表示データをラッチした後、次の
表示データのシフトが行われるまでの期間をそれぞれ示
しており、このＬｏｗ Ｌｅｖｅｌの間にｌ？ＥＡＤＹ
信号（書込み許可）がＣＰＵＩに送られ、ＲＡＭ４への
表示データの書込みが可能となる。
ｖＮｃ）、ＲＥＡＤＹ信号（書込み許可）および表示デ
ータ書込みのタイミングを説明するための図で、Ｈ８Ｙ
Ｎｃの旧ｇｈ Ｌｅｖｅｌがデータ読み出し期間を、
Ｌｏｗ Ｌｅｖｅｌが表示データをラッチした後、次の
表示データのシフトが行われるまでの期間をそれぞれ示
しており、このＬｏｗ Ｌｅｖｅｌの間にｌ？ＥＡＤＹ
信号（書込み許可）がＣＰＵＩに送られ、ＲＡＭ４への
表示データの書込みが可能となる。
しかし、−回のＲＥＡＤＹ信号の期間は短く、必要な表
示データを全部書き込むことができず、そのため、一時
書込みを中断して読み出しを行い、次のＲＥＡＤＹ信号
の期間で表示データの続きを書き込むというように分割
書込を行っている。
示データを全部書き込むことができず、そのため、一時
書込みを中断して読み出しを行い、次のＲＥＡＤＹ信号
の期間で表示データの続きを書き込むというように分割
書込を行っている。
上記従来の液晶表示装置の制御方法にあっては、ＲＡＭ
から表示データをシフトしている期間は書込みができず
、僅かなＲＥＡＤＹ信号の期間に表示データを分割して
書込みを行っているために、一画面の表示データを全部
書き替えるのに約５００ｍ５と非常に低速になるという
問題があった。
から表示データをシフトしている期間は書込みができず
、僅かなＲＥＡＤＹ信号の期間に表示データを分割して
書込みを行っているために、一画面の表示データを全部
書き替えるのに約５００ｍ５と非常に低速になるという
問題があった。
本発明は、上記問題点を解消した高速でＲＡＭの表示デ
ータを書き替える方法を提供するもので、その手段は、
アドレスデコーダが書込み情報を検出すると、表示デー
タシフト用クロックパルスを停止させることによってな
される。
ータを書き替える方法を提供するもので、その手段は、
アドレスデコーダが書込み情報を検出すると、表示デー
タシフト用クロックパルスを停止させることによってな
される。
上記液晶表示装置の制御方法においては、従来のように
ＣＰＵがＲＥＡＤＹ信号を受けて、その僅かな時間に表
示データを分割してＲＡＭに書込むのではなく、アドレ
スデコーダが書込み情報を検出すると、シフト用クロッ
クパルスを停止させ、ＲＡＭからの読み出しを中断して
ＲＡＭへの書込みを優先させるため、一画面分の表示デ
ータは一回の書込み動作で完了する。
ＣＰＵがＲＥＡＤＹ信号を受けて、その僅かな時間に表
示データを分割してＲＡＭに書込むのではなく、アドレ
スデコーダが書込み情報を検出すると、シフト用クロッ
クパルスを停止させ、ＲＡＭからの読み出しを中断して
ＲＡＭへの書込みを優先させるため、一画面分の表示デ
ータは一回の書込み動作で完了する。
以下、図面を参照して本発明の実施例を詳細に説明する
。
。
第１図は本発明の一実施例の液晶表示装置のＲＡＭから
の表示データの読み出しおよびＲＡＭへの表示データの
書込み動作を説明するためのブロック図である。
の表示データの読み出しおよびＲＡＭへの表示データの
書込み動作を説明するためのブロック図である。
ＲＡＭ４からの読み出しは、タイミング発生回路５のク
ロックパルスによりＲＡＭ４の表示データを水平表示素
子数に相当する個数ずつシフト（読み出し）した後、タ
イミング発生回路５の水平同期信号（Ｈ３７エ。）でラ
ッチし、ドライバーから送出して、液晶表示パネル６の
水平１ラインを同時に駆動することによりなされる。し
かし、書込みが優先するため、書込み時はクロックパル
スが停止して表示データのシフトはされない。
ロックパルスによりＲＡＭ４の表示データを水平表示素
子数に相当する個数ずつシフト（読み出し）した後、タ
イミング発生回路５の水平同期信号（Ｈ３７エ。）でラ
ッチし、ドライバーから送出して、液晶表示パネル６の
水平１ラインを同時に駆動することによりなされる。し
かし、書込みが優先するため、書込み時はクロックパル
スが停止して表示データのシフトはされない。
一方、ＲＡＭ４への書込みは、ＣＰＵＩの表示データを
検出したアドレスデコーダ２がデータバッファ３および
ＲＡＭ４にＣＰＵＩの表示データをＲＡＭ４に書き込む
よう指示するとともに、タイミング発生回路５に対して
ＢＵＳＹ信号を送り、クロックパルスを停止させること
によりなされる。
検出したアドレスデコーダ２がデータバッファ３および
ＲＡＭ４にＣＰＵＩの表示データをＲＡＭ４に書き込む
よう指示するとともに、タイミング発生回路５に対して
ＢＵＳＹ信号を送り、クロックパルスを停止させること
によりなされる。
第２図はクロックパルス（ＣＰ） 、アドレス選択信号
、ＢＵＳＹ信号および表示データ書込みのタイミングを
説明するための図である。
、ＢＵＳＹ信号および表示データ書込みのタイミングを
説明するための図である。
アドレス選択信号は例えばＣＰＵにＭＢＬ６８０９Ｂを
使用した場合、Ｑ信号の立下りからＥ信号の立下りまで
の期間である。ＢＵＳＹ信号はタイミング発生回路に送
られ、その間クロックパルスが停止される。
使用した場合、Ｑ信号の立下りからＥ信号の立下りまで
の期間である。ＢＵＳＹ信号はタイミング発生回路に送
られ、その間クロックパルスが停止される。
本発明の一実施例の制御方法によれば、ＣＰＵのクロッ
ク周波数が２ Ｍ Ｉｌｚ 、一画面が３２０ｘ １０
０ドツトで構成されている場合、約２０ｍ５の高速でＲ
ＡＭの書替えができる。
ク周波数が２ Ｍ Ｉｌｚ 、一画面が３２０ｘ １０
０ドツトで構成されている場合、約２０ｍ５の高速でＲ
ＡＭの書替えができる。
第３図はクロックパルスを停止させるための一実施例の
回路図で、ＮＡＮＤゲート７の１人力にＢＵＳＹ信号を
入れることによりクロック周波数発生用振動子８からの
クロックパルスを容易にｆ＃Ｉ ｊＨできる。
回路図で、ＮＡＮＤゲート７の１人力にＢＵＳＹ信号を
入れることによりクロック周波数発生用振動子８からの
クロックパルスを容易にｆ＃Ｉ ｊＨできる。
以上説明したように本発明によれば、アドレスデコーダ
が書込み情報を検出すると、シフト用クロックパルスを
停止させ、ＲＡＭからの読み出しを中断してＲＡＭへの
書込みを優先させるため、一画面分の表示データは一回
の書込み動作で完了し、非常に高速でデータの書替えが
できるといった効果がある。
が書込み情報を検出すると、シフト用クロックパルスを
停止させ、ＲＡＭからの読み出しを中断してＲＡＭへの
書込みを優先させるため、一画面分の表示データは一回
の書込み動作で完了し、非常に高速でデータの書替えが
できるといった効果がある。
第１図は本発明の一実施例のＲＡＭからの表示データの
読み出しおよびＲＡＭへの表示データの書込み動作を説
明するためのブロック図、第２図は本発明の各信号およ
び表示データ書込みのタイミングを説明するための図、 第３図はクロックパルス停止用回路を示す図、第４図は
従来のＲＡＭからの表示データの読み出しおよびＲＡＭ
への表示データの書込み動作を説明するためのブロック
図、 第５図は従来の各信号および表示データ書込みのタイミ
ングを説明するための図である。 図において、 １はＣＰＵ、 ２はアドレスデコーダ、３
はデータバッファ、 ４はＲＡＭ、５はタイミング発
生回路、 ６は液晶表示パネル、 ７はＮＡＮＤゲート、 ８はクロック周波数発生用振動子、 をそれぞれ示す。
読み出しおよびＲＡＭへの表示データの書込み動作を説
明するためのブロック図、第２図は本発明の各信号およ
び表示データ書込みのタイミングを説明するための図、 第３図はクロックパルス停止用回路を示す図、第４図は
従来のＲＡＭからの表示データの読み出しおよびＲＡＭ
への表示データの書込み動作を説明するためのブロック
図、 第５図は従来の各信号および表示データ書込みのタイミ
ングを説明するための図である。 図において、 １はＣＰＵ、 ２はアドレスデコーダ、３
はデータバッファ、 ４はＲＡＭ、５はタイミング発
生回路、 ６は液晶表示パネル、 ７はＮＡＮＤゲート、 ８はクロック周波数発生用振動子、 をそれぞれ示す。
Claims (1)
- ドットマトリックス型の液晶表示パネルの各表示ドット
に対応した表示データ用ＲＡＭを備えた液晶表示装置に
おいて、表示データ書替えのためにＲＡＭがアクセスさ
れている期間、表示データシフト用クロックパルスを停
止させて、表示データの書込みを優先して行うことを特
徴とする液晶表示装置の制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15849384A JPS6135491A (ja) | 1984-07-27 | 1984-07-27 | 液晶表示装置の制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15849384A JPS6135491A (ja) | 1984-07-27 | 1984-07-27 | 液晶表示装置の制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6135491A true JPS6135491A (ja) | 1986-02-19 |
Family
ID=15672945
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15849384A Pending JPS6135491A (ja) | 1984-07-27 | 1984-07-27 | 液晶表示装置の制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6135491A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63173289U (ja) * | 1987-04-30 | 1988-11-10 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59126957A (ja) * | 1983-01-12 | 1984-07-21 | Sanyo Denki Kk | レゾルバを用いた回転速度検出方法及び検出装置 |
-
1984
- 1984-07-27 JP JP15849384A patent/JPS6135491A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59126957A (ja) * | 1983-01-12 | 1984-07-21 | Sanyo Denki Kk | レゾルバを用いた回転速度検出方法及び検出装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63173289U (ja) * | 1987-04-30 | 1988-11-10 |
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