JPS6135562A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は半導体装置に係り、特に高耐圧特性と高い電流
駆動能力を製造歩留りよく実現できる超微細ＭＯ８型電
界効果トランジスタに関する。

〔発明の背景〕

１μｍ以下の実効チャネル長を有する従来の超微細Ｍ　
ＯＳ　（Ｍｅｔａｌ−Ｏｔｉａｄ−３ｅｍｉｃｏｎｄｕ
ｃｔｏｒ）型電界効果トランジスタ（以降単にＭＯＳと
略記する）はｓ　ｖｆｔ［で動作を可能にする為、第１
図のごとき高耐圧構造を有しており、すｇｂｔｌＹ巨ａ
ｐｅｄユｒａｉｎ（Ｌ　Ｄ　Ｄ）構造と称されている。

この構成は、Ｓ。

０ＧＵＲＡ　　ｅｔ　　ａｌ　　ＩＥＩＥ［Ｔｒａｎｓ
、Ｉ！、１ａｃｔｒｏｎ　　Ｄｅｒｒｉｃｅｓ、Ｖｏｌ
。

ＥＤ−２７，ｋ８．ｐ１３５９に開示されている。第１
図に於て、１はＰ導電型シリコン基板、２は素子間分離
用の厚いフィルド酸化膜、３は薄いゲート酸化膜、４は
ゲート電極、５はゲート保護絶縁膜、６及び７はＮＲ導
電型ソース及びドレイン低濃度不純物拡散層で、ゲート
電極４をマスクにし、イオン打込み法等で形成される。

８はゲート側壁絶ａ膜、９及び１０はＮ導電型のソース
及びドレイン高濃度不純物拡散層、であり、ゲート側壁
絶縁膜８をマスクにして形成される。１１は表面保護絶
ａ膜、１２及ご１３は各々ソース及びドレイン電極であ
る。第１図で示される従来構造の超微細ＭＯ５に於いて
ドレイン印加電圧はソース及びドレイン低濃度不純物拡
散ＷＩ（Ｎ一層）６及び７内で降下する。してかって、
Ｎ一層の不純物濃度。

又は幅を任意に制御することにより実効チャネル長が１
μｍ以下の超微細ＭＯ８に於ても５ｖなるドレイノミ圧
印加に対しても雪崩降服を生じない高耐圧化が可能とな
る。ソース及びドレイン高濃度不純物拡散層（Ｎ０層）
９及び１０と上記Ｎ層６及び７の不純物導入境界は異な
る清、ゲート側壁絶縁＄８幅を広げればＮ一層幅も拡大
され、高耐圧化はＦｆＸＩＪＪｉ的にどこまでも可能と
なる。しかしながらＬＤＤ構造におけるＮ一層６及び７
領域の一部はゲート電極で覆われていない為、上記Ｎ−
領域はゲート電圧で制御されない欠点を有している。す
なわち、ＬＤＤｆＪ造に於けるＮ一層６及び７は直列抵
抗として作用し、高耐圧化のためＮ一層６及び７幅を増
大させるほど電流の低下、すなわち電流駆動能力が低下
する欠点が生ずる。上記は半導体装置の微細化に伴い可
能となる高速動作化を無効にするものでありＭＯＳの超
微細化の目的自体を否定するに等しい重大な問題である
。

Ｉ、ＤＤ溝構造他の欠点はＮ″層６び７とＮ０層９及び
１０の不純物導入Ｊｆｔ界が異なることにより生ずる。

すなわち、Ｌ　Ｄ　Ｄ　ｉｆｆ造に於いては、ゲート電
極４をマスクにじてＮ−Ｍ６及び７を形成した後、ゲー
ト側壁絶縁膜８を形成し、その後上記絶縁膜８をマスク
にしてＮ＋層９及、び１０を形成する。上記製造工程に
於いて、ゲート側壁絶縁膜８の残置形成は通常異方性ド
ライエツチング法によるが、上記エツチングは制御性に
問題がある。

したがって最終的なＮ”ＷＪ６及び７領域幅はゲート側
壁絶縁幅のバラツキに依存して変動する。上記変動はソ
ース・ドレイン間耐圧特性、及び電流駆動能力のバラツ
キとなって表われ、ｖ５構造留りを著しく低下させる欠
点を生ずる。

〔発明の目的〕

本発明の目的は上述した従来技術の欠点を解消し、ソー
ス・ドレイン間耐圧が十分に高く、かつ電流駆動能力の
低下が無視できる超微細ＭＯ８を提供することにある６
本発明の他のｉ的は製造精度のバラツキに特性が依存し
にくく、良品歩留りが高い構造を有するＭＯＳを提供す
ることにある。

〔発明の概要〕

本発明は超微細ＭＯ５の高耐圧化構造に於てみられる電
流駆動能力の低下が１０”Ｇｌ＋−’以下の低不純物濃
度を有するソース・及びドレイン拡散層領域上をゲート
電極が覆うか否かに極めて大きく依存することを見出し
たことに基づく。

すなわち、実効チャネル長が０．３μｍ、ソース・ドレ
イン拡散層が１０″’　ｆｆｉ　−”以上の高不純物表
面ｆ！Ａ度を有する通ｔｍ造の超微細ＭＯ８においても
ゲート電極が１０”ａｍ−”以下の不純物濃度を有する
ソース・ドレイン拡散層上を覆う構造にした場合、及び
１０”ａｍ−３以下の低不純物濃度ソース・ドレイン拡
散層上しかゲート電極が覆わぬ構造にした場合の各ソー
ス・ドレイン電流値を比較すると前者は通□常構造ＭＯ
５の電流値より１％以下の電流低下にしかならないのに
対し、後者に於ては約５％の電流低下が生じた。尚、上
記の各ゲート構造はゲート側壁部に絶縁膜を任意の膜厚
残置させ、上記ゲート（ＩＩｇ壁絶ａ膜をソース・ドレ
イン拡散層形成のマスクとして用いることにより実現し
た。さらに本発明はソース、及びドレイン拡散層領域が
１０１’ａｎ″３以上の不純物濃度分布で構成されてい
れば１０”ａ＋＋−”以上の高濃度不純物分布を有しな
くとも電流駆動能力の低下が極めて小さい事実、及び１
０１ｍ国−３以上の不純物濃度を有するソース、及びド
レイン拡散層領域内に於いてはソース・ドレイン間電流
経路はドレイン・ソース拡散層内の比較的深部にまで及
び上記拡散層の接合深さが深いぼど電流駆動能力は増大
する事実を見出した事に基づく１本発明は上記諸事実に
基づき、高耐圧特性を損わぬ範囲でドレイン・ソース低
不純物濃度分布を拡散層深部に於いても低濃度化するこ
となく拡散層内部も均一濃度化する最適不純物分布を実
現し、高耐圧構造を有する超微細ＭＯ８の電流駆動能力
を飛躍的に向上するものである。上記目的を実現する一
手法として本発明に於ては基板内部に於いて最大不純物
濃度分布を構成するイオン打込み法と、上記ネ鈍物分布
形状を保持してまま活性化できるにＳ温・短時間熱処理
法、又は低温・長時間熱処理法の組合せを用いた。

上記イオン打込み法により得られる不純物濃度分布は半
導体基板表面に於て、より低不純物濃度となる。したが
って上記不純物濃度分布によってのみソース、又はドレ
イン領域が構成された場合半導体基板表面近傍における
ソース、又はドレイン拡散層抵抗が増大したり、極端な
場合はチャネル領域とソース又はドレイン領域が接続さ
れない事も生ずる恐れがある０本発明に於いては上記裏
体を防止し、ソース・ドレイン表面領域の抵抗が増大す
ることがない様、表面不純物濃度が１０”Ｃ１ｍ−”以
上に構成されるごとく別途に低不純物濃度領域を導入し
た。

〔発明の実施例〕

以下１本発明を実施例によってさらに詳細に説明する。

説明の都合上、図面をもって説明するが要部が拡大して
示されているので注意を要する。

実施例１ 第２図乃至第４図は本発明による半導体装置の一実施例
を示した図で１はＰ導電型比抵抗１Ω−ロのシリコン基
板である。半導体基体１に公知の素子分離技術を利用し
て０．６μｍなる厚いフィルド酸化膜２を選択的に形成
した後、活性領域の半導体表面を露出し、１０μｍの清
浄なケート酸化［３を形成する。しかる後、約０．３μ
ｍのタングステン（Ｗ）　薄膜とわずかに坪を添加した
０、２μｍ厚のゲート保護シリコン酸化膜を逐次ゲート
酸化膜３上に堆積した。上記２層重合せ膜を写真蝕刻法
により加工し、Ｗゲート電極４及びゲート電極と自己整
合のゲート保護酸化膜５を形成した。上記の写真蝕刻時
に所望の回路構成に従い、外部接続配線も同時に形成し
た。なお上記写真蝕刻後のゲート長は０．５μｍであっ
た０次に加工したゲート電極４．及びゲート保Ｗｉ酸化
膜をマスクにして燐イオンを３０　Ｋ　ｅ　Ｖなる加速
エネルギーによりイオン打込みし、＆２いて１０００’
Ｃの熱処理により注入フイオンの活性化を行い第１のソ
ース拡散層１４、及び第１のドレイン拡散層１５を形成
した。上記熱処理は第ｉのソース、及びドレイン拡散層
の接合深さが約０．２μｍになるごとく処理時間を設定
した。またイオン打込み条件は上記拡散層１４．及び１
５の不純物濃度が上記熱処理後半導体基板表面で最大と
なりその表面不純物濃度がＩ　Ｘ　Ｉ　Ｏ”ｍ−”乃至
５　Ｘ　１Ｇ”　ｏｎ−’なる範囲の種々の条件になる
ごとく設定した（第２図）０次に第２の燐イオン打込５
みを９０　Ｋ　ｅ　Ｖなる条件でおこなった後１１００
℃３０秒なる条件の短時間高温熱処理を施し、注入イオ
ンの活性化を行い第２のソース不純物領域１６．及び第
２のドレイン不純物領域１７を形成した。上記条件の単
時間熱処理に於いては不純物の拡散はほとんど無視でき
、第１のソース拡散層１４及びドレイン拡散層１５の分
布状態、及び第２のイオン打込みにおける不純物分布状
態を保持したまま活性化できる。上記単時間熱処理後の
第２のソース不純物領域１６．及びドレイン不純物領域
１７の最大不純物濃度点は半導体基板表面より約０．１
μｍなる深さに位置した。またその最大不純物濃度は５
　Ｘ　１０”ｃ！Ｉ−”乃至５　Ｘ　１０”ｏｌ−”の
範囲の種々の条件になるごとく第２の燐イオン打込み量
を設定した。上記の短時間熱処理工程の後、燐をわずか
に添加したシリコン酸化膜（Ｐ　Ｓ　Ｇ）を４５０℃な
る低温の化学気相反応により全面に堆積した。

上記シリコン酸化膜′の堆積は０．２μｍ、及び０．４
μｍなる２＠１類の条件について行った０次に反応性イ
オンエツチング（異方性エツチング）により上記堆積酸
化膜を半導体基板表面と垂直方向にエツチングし、平坦
部に堆積されたシリコン酸化膜を除去した。上記エツチ
ングにより堆積したシリコン酸化膜はゲート電ｔＭ４、
及びゲート保護絶縁膜５の各側壁部にのみ残置さ九ゲー
ト側壁絶縁膜１８が形成される。残置されるゲート側壁
絶縁ｌ１１８の膜厚は堆積２時の膜厚により設定され各
々０．２μｍ、及び０．４μｍであった。上記の反応性
イオンエツチングに於いてソース拡散層１４及びドレイ
ン拡散Ｗ１１５．上に残置されていたゲート酸化膜３も
多少エッチされわずかに残置されるが、残置したゲート
酸化膜３を、濃酸（ＨＦ＞の水溶液により完全に除去し
、半導体基板表面を露出させた（第３図）１次に０．１
μｍ厚のチタン（Ｔｉ）膜を全面に被着させた後、打込
みイオン量５　Ｘ　１０”ａｔｒ−”、加速エネルギー
５０ＫｅＶなる条件で燐イオンをイオン注入した６当該
注入は、後述するように、ソース・ドレイン領域とのオ
ーミックコンタクトを良好にする為に行った。

上記条件のイオン注入に於て、燐イオンはほぼ完全にＴ
ｉＮ内で阻止され、下地の半導体基板内には注入−され
ない１次に６００℃の水温雰囲気中で熱処理して露出さ
れた半導体基板表面部にチタンシリサイド（Ｔ　ｉ　Ｓ
　ｘ２）層１９及び２０を形成した。上記の熱処理に於
てゲート保護絶縁膜５、ゲート側壁絶ａ＠１８．及びフ
ィルド酸化膜２上ではＴｉ膜は反応せずＴｉＳｉ層は形
成されない。

したがって上記熱処理の後、過酸化水素水とアンモニア
水溶液の混合液で未反応のＴｉ膜を除去すると上記混合
液でエツチングされないＴｉＳｉ。

膜１９及び２０はソース拡散層１４、及びドレイン拡散
層１５の表面露出部分にのみ選択的（自己整合的に）に
残置された。Ｔｉ膜内に多量に注入された燐は上記シリ
サイド形成時にシリサイド膜下部の半導体基板との界面
部に析出し低不純物濃度のソース拡散層１４．及びドレ
イン拡散層１５熱処理温度ではシリコン基板内の燐の熱
拡散は無視できる。したがって、シリサイド形成時に形
成される高濃度燐析出層は１０乃至２０μｍ以下の厚で
シリコン基板内に存在するものと推定される。

シリサイド層１９、及び２０形成の後、燐がわずかに添
付されたシリコン酸化膜を全面に堆積して表面保護絶縁
膜１１とした。しかる後、シリサイド層１９及ご２０上
の上記表面保護絶ｍ膜１１の所望箇所に写真館剣法を用
いて開孔した。続いてタングステン（Ｗ）とアルミニウ
ム（Ａｆｉ）ＩＩを蒸着し、ソース電極１２及びドレイ
ン電圧１３を含む電極・配線を所望の回路４ｆｔ成に従
って形成した。上記の電極１２及び１３はＡｌ膜で構成
したがＡｌ電極と前記シリサイド層１９、及び２０とが
反応するのを防止する為１表面保護絶ａｌ！Ｉｌｌの開
孔部分ではＷ膜２１及ご２２を介してＡ１７１極とシリ
サイド層が接する構成をとった（第４図）。

上記の製造工程を経て製造され−０，１及び０．２μｍ
厚に設計したゲート側壁絶縁膜１８を有する各種ＭＯＳ
に関してソース及び基板電圧ＯＶ、ゲート及びドレイン
電圧５ｖにおけるソース・ドレイン間電流工□を測定し
たところゲート側壁絶縁膜によらず約５．５ｍＡ　とな
った、尚、上記測定ＭＯ８の実効チャネル長は０．３μ
ｍ、ソート・ドレイン拡散層形成に関する第１のイオン
注入により得られたドレイン表面不純物濃度はＩＸ　１
０”３−’、第２のソース・ドレイン層形成により得ら
れたドレイン最大不純物′ａ度は約２×１０”ａｉ−”
の条件であった０本実施例に従って得られたＭＯＳと同
一の実効チャネル長、及びソース・ドレイン間耐圧特性
を有する従来のＬＤＤ構造ＭＯ８におけるＬ０１値は同
一測定条件に於て最大５　ｍ　Ａであり、かつＬ　Ｂ　
Ｈ値、及びソース・ドレイン間耐圧共約１０％程度のバ
ラツキが同一ウェーハ内でａ　１１１１された。上記１
両特性の比較より本実施例に基づけば従来の高耐圧購造
超微細ＭＯ８に比べて特性バラツキに大きく影響するゲ
ート側壁絶縁膜厚の製造バラツキにまったく影響されず
、かつ従来特性より＃Ｊ１割も電流値が増大した。すな
わち電流駆動能力の大きい高耐圧構造や超微細ＭＯ８が
得られたことがわかる。

実施例２ 第５図乃至第７図は本発明の他の実施例を示した図であ
る。第１の実施例を示す図の符号と同一の符号は、第２
の実施例の同−又は均等部分を示す、前記第１の実施例
に於て、第２のイオン打込みにより半導体基板内で最大
不純物濃度を有するごとく第２のソース不純物領域１６
及び第２のドレイン不純物領域１７を形成した後、短時
間高温熱処理を施すことなく表面保護絶縁膜１１を堆積
し、所望箇所に開孔した。続いて上記開孔箇所に５　Ｘ
　１０”ｃｍ−”なる注入量により７０、及び３０Ｋ　
ａ　Ｖの各加速エネルギーで第３の燐イオン注入を施し
た。上記第３のイオン注入の後、１１００℃、３０秒な
る条件の短時間高温熱処理を施し第３のイオン注入によ
るソース高濃度不純物領域２３．及びドレイン高濃度不
純物領域２４を一形成した。上記の短時間高温熱処理に
於て、第２及び第３のイオン打込みによる注入燐イオン
は注入時の不純物分布が再分布することなく活性化され
る。

尚、第３のイオン打込み条件は第２のイオン打込みによ
る最大不純物濃度領域と半導体基板表面間が高不純物濃
度領域で接続される条件である（第５図）、ソース高不
純物濃度領域２３．及びドレイン高不純物濃度領域２４
の形成の後、Ａｌｌ膜の蒸着とその写真蝕刻によりソー
ス電極１２、及びドレイン電極１３を含む電極、配線を
所望の回路構成に従い形成した（第６図）。

上記の製造工程に於て、ソース、及びドレイン不純物領
域形成に関する第１及び第２のイオン打込みを種々の条
件により製造した各種ＭＯ５のソース・ドレイン間耐圧
、電流’Ｉｈａ、及び伝達コンダクタンスｇ、を測定し
た。ソース・ドレイン間耐圧はソース、基板、及びゲー
トを各々零電位に保ち測定した”　ＩＤｊｌｓ及びｇ、
はソース、基板は零電位、ゲート、及びドレイン電圧は
５ｖの条件で測定した。第１のイオン注入により得られ
たドレイン拡散層１５の表面不純物濃度がｌＸ１０”１
−５、第２のイオン打込みによる得られたドレイン不純
物領域１７の最大不純物濃度が２　Ｘ　１０”Ｃｉｌ　
−”、実効チャネル長０．３μｍな、る条件で構成され
る本実施例に基づ＜Ｍｏ８のソース・ドレイン間耐圧は
約９ｖでありＩｅａ値は約５．９ｍＡであった。上記工
、値、及び耐圧はゲート側壁絶縁膜厚によらずほぼ一定
でバラツキもほぼ無視できた。上記結果は前記第一の実
施例に基づ＜　）’ＩＯ３の特性よりさらに優れており
、ソース・ドレイン間耐圧、及び実効チャネル長が同一
の公知のＬＤＤ携造ＭＯ５にくらべて工□値で約２０％
も改善されていることがわかる。高耐圧構造を有する超
微細ＭＯ５に於て、ソース・ドルイン間耐圧とｇ。

値の間には相反する関連がある。第７図は実効チャネル
長が０．３μｍなる条件のもとて従来構造Ｍｏ５２５．
公知（７）ＬＤＤ棉造ＭＯ８２Ｇ、及び本実施例に基づ
＜Ｍｏ８２７の各構造に関し、伝達コンダクタンスｇ、
とソース・ドルイン間耐圧の関係を実測し、示したもの
である。、第７図に於゛て、ＬＤＤ構造ＭＯ８における
ソース・ドレイン間耐圧はソース・ドレイン低濃度拡散
層の不純物濃度を変化させることにより各種の値を得て
いる。

また本実施例に基づ＜Ｍｏ５の場合はｆｊＳｌのイオン
打込みにより得られるドレイン拡散層表面不純物濃度を
Ｉ　Ｘ　１０”ａｍ−”に設定し、第２のイオン打込み
によるドレイン最大不純物濃度を各種の値に設定するこ
とにより任意のソース・ドレイン間耐圧を得ている。第
７図から明らかなごとく本実施例に基づけば０．３μｍ
なる実効チャネル長を有する超微細ＭＯ８に於ても９ｖ
以上のソース・ドレイン間耐圧を得ることができ、かつ
ｇ、値に関してもソース・ドレイン間耐圧が４，８■に
しか達しない通常構造ＭＯ５のｇ、値よりｂずかに４％
しか低下しない高電流駆動能力を実現したことがｂかる
。上記結果に対し、従来のＬＤＤ構造ＭＯ８に於てはソ
ース・ドルイン間耐圧９ｖの条件に於て、そのｇ、値は
通常構造ＭＯ８のｇ、値に比べ２０％も劣化しいてる。

第７図に示されるごとく、本実施例に基づ＜Ｍｏ８に於
ては従来のｒ＝Ｄ６ｓ造ＭＯ５と比較して、いかなる耐
圧条件下に於ても伝達コンダクタンスが大きく電流駆動
能力に優れていることが明らかになった。

〔発明の効果〕

本発明によれば超微細ＭＯ８の高耐圧化構造に用いられ
る低不純物？！１ａｆｔ領域をゲート電郷のみをマスク
として構成する構造になっている為、＠壁絶縁膜の形成
バラツキの影響をほとんどうけず、特性バラツキが極め
て少ない高耐圧・高電流利得の超微細Ｍｏ５ｔｔ得られ
る効果がある。さらに本発明によれば高耐圧特性を損な
力め範囲でソース・ドレイン低不純物１１７Ｘ領域の深
部まで相対的に高濃度化できる為、ソース・ドレイン間
電流経路をより広く活用できる。シ、たがって従来公告
のＬＤＤａ造に比較し、同一ソース・ドレイン間耐圧の
条件下で伝達コンダクタンスを約２０％も向上する効果
がある。上記は高耐圧化しない従来構造ＭＯ８の伝達コ
ンダクタンスに対しわずか４％の劣化にしか相当しない
優れたものである。

本発明の第１の実施例に於てはＴ　、ｉ　Ｓ　ｉユ層１
９、及び２０をソース・ドレイン拡散層１４及び１５に
形成する例について示したが、上記の’ｒｉｓｉ、Ｉｒ
ＩはＰｔ、Ｐｄ、Ｍｏ、Ｗ、Ｎｉ。

Ｔａｙ　Ｎｂ、Ｃｒ、Ｐｒ等の他の高融点金属又は遷移
金属のシリサイド膜で置換え、て構成し、でもさしっか
−えない０本発明の第１の実施側に於て、Ｔｉ５ｉ、Ｊ
ｌｌ　とＡａ電極間にＷ［２１，及び２２を設置する構
造につき説明したが上記Ｗ膜は都合により省略してもさ
しつかえない。

本発明の第２の実施例に於て、第２のイオン打込みＫよ
り形成されたソース・ドレイン不純物領域の最大不純物
濃度領域と半導体表面間を接続する手法として高濃度イ
オン打込み法を用いる場合につき説明したが、上記接続
として、高濃度イオン打込みを行うかわりに前記した各
種高融点金属のシリサイド膜を半導体基板内部にまで深
く形成することにより接続してもさしつかえない。

前記第１乃至第２の実施例に於ては短時間高温熱処理と
して高温炉を用いる方法につき述べたが上記の工程はラ
ンプ加熱法、レーザー照射法、電子線照射法等の手法、
あるいは長時間低温熱処理など他の手法に基づいてもよ
い。

また本発明の各実施例に於てはソース・ドレイン領域を
燐イオンにより形成する例につき示したが砒素イオン等
によってもさしつかえない、さらに前記の各実施例にお
いては説明の都合上、Ｐ導電型の半導体基板にＮ導電型
不純物のソース・ドレイン領域を構成するいわゆるＮチ
ャネル型ＭＯ８について示したが本発明に基づく半導体
装置は上記のごときＮチャネル型に限定されることなく
、Ｎ導電型の半導体基板とＰ導電型ソース・ドレイン領
域で構成されるいわゆるＰチャネル型ＭＯ８にも適用で
きる１本発明の適用は単体ＭＯ３に限定されることなく
半導体集積回路装置にも適用されることは言うまでもな
い。

【図面の簡単な説明】

第１図は本発明のＬＤＤ構造を有するＭＯ８型電界効果
トランジスタを示す断面図、第２図乃至第４図は本発明
の第１の実施例を示す断面図、第５図乃至第６図は本発
明の第２の実施例を示す断面図、第７図は本発明の第２
の実施域によるＭＯ５型電界効果トランジスタと従来の
ＬＤＤＷ造ＭＯ造型Ｏ８型電界効果トランジスタ通常構
造ＭＯ８電界効果トランジスタの各伝達コンダクタンス
とソース・ドレイン間耐圧の関係を示した図である。 １・・・半導体基板、２・・・素子分離用絶ａ囚、３・
・・ゲート絶ＩＩ！ｔＩＩ！、４・・・ゲート電極、５
・・・ゲート保護絶縁膜、６，９．１４，１６．２３・
・・ソース領域、７．１０，１５，１７．２４・・・ド
レイン領域。 １１・・・保！！膜、１８・・・ゲート側壁絶縁膜、１
９・・・第１図 菖２図 罵　４　図 冨５図 罵　６　図 ’Ａ７ｆＢ

Claims (1)

1. 【特許請求の範囲】 １、ドレイン領域が半導体基板表面で最大濃度を有する
   第１の不純物分布領域と、半導体基板内部で最大濃度を
   有する第２の不純物分布領域で少なくとも構成される電
   界効果トランジスタに於て、少なくとも上記第２の不純
   物分布領域はゲート電極端を不純物導入境界として構成
   されることを特徴とする半導体装置。 ２、特許請求の範囲第１項記載の半導体装置に於いて、
   上記第２の不純物分布領域の最大濃度部とドレイン電極
   間が良導電領域により接続されていることを特徴とする
   半導体装置。