JPS6135587B2

JPS6135587B2 -

Info

Publication number: JPS6135587B2
Application number: JP58221370A
Authority: JP
Inventors: Kotsukusu Hendorii Gaadonaa
Original assignee: Data General Corp
Current assignee: EMC Corp
Priority date: 1976-02-27
Filing date: 1983-11-24
Publication date: 1986-08-13
Also published as: FR2342529A1; JPS5548325B2; JPS59167731A; CA1065061A; FR2342529B1; US4048673A; DE2707783B2; JPS52110535A; GB1581836A; DE2707783A1

Description

【発明の詳細な説明】本発明はデジタル技術を使用するデータ処理装
置の改良に係り、特に入出力通信装置の改良に関
する。

従来技術では、データ処理装置の中央処理装置
と各種周辺装置の間でデジタル情報の並列送信
（すべてのデータビツトが同時に転送される）に
関して種々の問題がある。この問題とは、並列伝
送のための接続母線中に比較的多量の電線が必要
なことである。これら多くの並列経路を設けるに
は、それに接続される各周辺装置（テレタイププ
リンタ、CRT表示装置等）について同数のドラ
イバと受信器を必要とする。このように入出力装
置が複雑なために、信頼性が減少し、全体のデー
タ処理装置のコストが上昇する。

中央処理装置が例えば命令解読のような多くの
機能を果たさなければならないため、従来では並
列伝送が用いられ、従つて、多数の接続電線が用
いられていた。復号化は並列なデータ経路におい
て行われる。こうした問題の解決のためすなわち
多量の電線を減少させるために、従来は、中央処
理装置の果す多くの機能を周辺装置コントローラ
に受け持たす方法がとられていた。従つて、中央
処理装置では、並列−直列データ変換が行われ、
データが直列送信され、コントローラ中において
データの直列−並列変換が行われる。データの
（１つずつの）直列伝送は並列伝送（すべてのデ
ータビツトが一度に転送される）より一般に能率
が悪く、直列送信において合理的で十分な速度を
得るには高いクロツク周波数が必要である。

しかし、従来この直列−並列変換に高いクロツ
ク速度を組み合わせると、使用するバイーポー
ラ、MOS及び他の技術の固有限界によつて他の
問題が生じていた。例えば、正確な形のパルス
（クロツク信号、データ、あるいは指令）も、伝
送線あるいは母線ケーブルの終端では歪んだ信号
となつてしまう。これは、伝送線の長さ、品質、
伝送周波数、外部雑音、その他によるものであ
る。適当な装置速度を維持するためにデータの直
列送信の伝送周波数を高くすると、送信されるパ
ルスの質が低下する。この種の歪んだ信号をサン
プリングして動作可能なパルスに再生するのも、
例え優秀なMOS技術を使用しても従来のもので
は問題がある。さらに、従来技術では、直列デー
タの伝送の際、バイポーラ技術の固有の限界のた
めにデータの歪みが生じる（あるいは位相が推移
する）。

上述の様に、従来技術では、中央処理装置の代
表的制御機能の多くが他の副次的装置に移つてい
る。所要の制御機能を実行するために独自の蓄積
記憶装置を有するような周辺装置コントローラ
（IOC）副次装置が開発されている。同様に、周
辺装置側のプロセツサも独自に制御を行う蓄積記
憶装置を有している。各制御装置は、そのプロセ
ツサの操作を制御する装置をそなえる一方、各制
御装置は他のプロセツサ内で行われる動作を制御
する装置をそなえる。しかし、多重制御装置と処
理装置を組み合わせると、動作の同期という問題
と、パルス伝送の遅延という問題が生じる。従つ
て、従来技術の周辺装置の、母線に沿つて設けら
れる周辺装置の数とその移動は上述の理由から規
制されなければならない。入出力デジタルパルス
伝送に関する特許は、US特許3931615号3932841
〓〓〓〓〓
号及び3934232号がある。

本発明は、これら従来の問題点を解決するもの
で、この解決のために、以下に詳細に説明するよ
うに並列／直列デジタル情報変換と伝送装置を備
える。

本発明はデータ処理装置に関するものであり、
中央処理装置は、周辺装置が接続されたＩ／Ｏ
（入出力）装置とインターフエースするインター
フエース機構を有する。インターフエース装置あ
るいは機構は、クロツクパルスを受信し導出する
機構と、入力（受信）／出力（送信）モードを設
定する装置と、クロツクパルス導出機構の動作機
能及びモード設定装置の動作機能に基いてＩ／Ｏ
装置からデータ語を直列に受け、Ｉ／Ｏ装置に別
のデータ語を直列に与える装置とをそなえる。イ
ンターフエース装置は、さらに、シフトレジスタ
装置から中央処理装置にデータ語を並列に転送
し、中央処理装置からシフトレジスタ装置へ別の
データ語を並列に転送する装置をそなえる。

本発明の別の特徴は、データ語を直列に送信し
かつ受信し、これらのデータ語を中央処理装置か
ら並列に転送する第１及び第２のシフトレジスタ
装置を使用する。

本発明をデータ処理装置に取り入れると有利で
ある。中央処理装置内においてデータの並列転送
を行う場合以外に、特に中央処理装置とその周辺
装置との間でデジタル情報の直列通信を行う場合
に有効である。

本発明は、データ処理装置の改良を目的とす
る。

本発明の更に別の目的は、データ処理装置の周
辺装置から入出力母線（Ｉ／Ｏ母線）を介して２
進情報を直列に送信し且つ受信し、データ処理装
置の中央処理装置内の他の回路との間において２
進情報を並列に転送する改良シフトレジスタ装置
の提供にある。

本発明の他の目的及び利点は、添附図面を参照
して本発明の好ましい実施例に関する詳細な説明
を読むことにより当業者には明らかとなろう。

図面を参照する前に、本発明とデータ処理装置
との関係を明らかにする。本発明は中央処理装置
（以下CPUという）とその周辺機器例えばテレタ
イプ入力装置、CRT装置あるいはラインプリン
タ等との通信（情報交換）に関するものである。

本発明が適用されるあるデータ処理装置では、
チツプセツト（chip set）はシリコンヂート
NMOS技術により構成される。CPUは、16ビツ
ト、マルチフアンクシヨン命令機能を有し、乗
算／除算用ハードウエアをそなえ、直接、間接イ
ンデツクス、遅れ機能及び自動増加／減少機能を
有し、インデツクスレジスタとして使用される２
つのものを有する複合アキユムレータをそなえ、
ハードウエアスタツクとオーバフロー防止用スタ
ツクを有するフレームポインタをそなえ、さら
に、16レベルの優先割込みプログラムと、分離記
憶装置と、入出力母線とをそなえる。リアルタイ
ムクロツク装置とランダムアクセスメモリ・リフ
レツシユ制御装置（MOS技術を採用しているの
で必要）はこのCPUの必須の部分である。この
CPUはまた入出力装置すなわちユニークな符号
化／復号化装置をもつインターフエース装置をそ
なえ、このインターフエース装置はトランシーバ
及びIOCチツプとともに等機能の47線の母線構成
する。

入出力制御装置（以下、IOCと略称する）は簡
単なインターフエースを行うためにCPUからの
16.6メガビツト／秒の符号化データの流れを復号
化し、16ビツトの２方向性インターフエース、４
つの復号化機能ビツト及び機能ストローブを与え
る、IOCは、さらに他のミニコンピユータ装置で
は採用されない複雑な機能を有する。また、IOC
は、独特の積分装置、実行中／終了割込み論理回
路、および装置単位の割込みマスキング容量を有
する。ブロツクオリエンテツドコントローラ
（bloek−oriented controller）はデータチヤンネ
ル（DMA）母線把握装置と、全15ビツトアドレ
スでブロツク長のレジスタを有する。また、強力
な初期値設定論理回路と、正確な電源停止回路と
をそなえ、データ母線の信号極性は使用者側で選
択できるようになつている。

CPU側トランシーバと周辺装置トランシーバ
はＩ／Ｏ母線に結合される。これらは、差動回路
よび雑音除去用受信回路をそなえ、3048cm（100
フイート）の長さにわたつて使用できる。また、
送信モードにおいてクロツク母線信号のタイミン
グがとられ、高雑音検出除去装置を使用する受信
モードにおいてもタイミングがとられる。

以上、本発明とデータ処理装置の関係について
〓〓〓〓〓
説明した。

次に、本発明とデータ処理装置の構成及び動作
を添附図面を参照して説明する。第１図には、本
発明が包含される装置を示す機能ブロツク図であ
る。中央処理装置（CPU）１００はマイクロ符
号回路（μ符号回路）１１８、入出力シフトレジ
スタ（IOSR）すなわちインターフエース装置１
０１及び他のCPU構成要素（図示せず）をそな
えている。CPU１００は第１グループの導線１
０２によりCPUトランシーバ１０３に接続され
ている。CPUトランシーバ１０３は10MHzの水
晶クロツク信号発振器１０４からの出力を入力
し、そのクロツク出力をクロツクドライバ１１９
に与え、ドライバ１１９はCPU１００にクロツ
ク信号を出力し、このクロツク信号はIOSR１０
１に加えられる。

CPUトランシーバ１０３はＩ／Ｏ母線（入出
力母線）１０５を介して周辺装置トランシーバ１
０６と周辺装置トランシーバ１１１に接続され
る。Ｉ／Ｏ母線１０５の一部が点線で描かれ、ト
ランシーバ間に破線が描かれているのは、母線が
第１図に示されているトランシーバの数より多く
のトランシーバに適応できることを示す。本発明
はただ２つの周辺装置トランシーバおよびコント
ローラにのみ限定されるわけではない。他の母線
構成部分（バイパス母線）は１２２，１２３およ
び１２６で示され、これらの構成部分はそれぞれ
トランシーバ１０６、トランシーバ１１１および
トランシーバ１０３をバイパスする。

周辺装置トランシーバ１０６は第２グループの
導線１０７を介して周辺装置コントローラ１０８
に接続され、導線１０７は、周辺装置コントロー
ラ１０８内にそなえられるIOSR（インターフエ
ース装置）１２０とインターフエースする。さら
に周辺装置トランシーバ１０６と周辺装置コント
ローラ１０８にはクロツクドライバ１２４により
クロツクパルスが加えられるようになつている。
上述のように、バイパス母線１２２は周辺装置コ
ントローラ１０８を直接Ｉ／Ｏ母線１０５に接続
する。

周辺装置トランシーバ１１１は別の第２グルー
プの導線１１２を介して周辺装置コントローラ１
１３に接続される。（この接続態様は、第１図中
の破線で示され母線１０５に接続される他のトラ
ンシーバにもあてはまる。）IOSR１２１（インタ
ーフエース装置１２１）とインターフエースする
導線は周辺装置コントローラ１１３中に包含され
る。また、周辺装置トランシーバ１１１から周辺
装置コントローラ１１３にクロツクデバイダ１２
５を介してクロツクパルスが供給される。

周辺装置コントローラ１０８は周辺装置母線１
０９を介してそれに対応する周辺装置１１０に接
続される。周辺装置コントローラ１１３は周辺装
置母線１１４を介してそれに対応する周辺装置１
１５に接続される。

そして、主記憶装置１１６はメモリ母線１１７
を介してCPU１００に接続されている。

次に、第２図及び第３Ａ図には、第１図にすべ
て示されたIOSR１０１、IOSR１２０あるいは
IOSR１２１中にそなえられる回路が示されてい
る。（第１図の構成要素には100番代の数字の参照
符号が付されているが、第２図では200番代の参
照符号が付されている。）これらの図には、４つ
のＩ／Ｏパツド（pad）すなわち、Ｉ／Ｏパツド
２０６、Ｉ／Ｏパツド２１５、Ｉ／Ｏクロツクパ
ツド３０５およびＩ／Ｏ入力パツド３０７が示さ
れている。これら４つのパツドはそれぞれ導線グ
ループ１０２，１０７あるいは１１２の４つの導
線に相当する。一方向導線はパツド２０７として
示されている。後述の様に、データは直列にパツ
ド２０６および２１５から送信されかつ受信さ
れ、クロツク信号あるいはクロツクパルスはクロ
ツクパツド３０５において発生されるとともに受
信され、パツド３０７は、対応するインターフエ
ース装置が送信中のときに対応するトランシーバ
に制御信号を与える。

第２図には、その上方に第１シフトレジスタ装
置が、下方には第２シフトレジスタ装置が示され
ている。Ｉ／Ｏパツド２０６は、上述のようにト
ランシーバに接続されるとともにレベルシフタ２
００（MOSに対するTTLあるいはパイポーラの
インターフエース）の入力とマルチプレクサとド
ライバ２０５の出力間に接続される。レベルシフ
タ２００は後述のようにクロツク信号発生器３０
１から別の信号B₂′を受ける。

レベルシフタ２００は２つの出力を有する。一
方の出力は、４ビツト、左バイト、奇数ビツトシ
フトレジスタ２０１に加えられ、他の出力は、４
〓〓〓〓〓
ビツト、左バイト、偶数ビツトシフトレジスタ２
０２に加えられる。シフトレジスタ２０１と２０
２はまたシフト指令信号A₁，A₂を受けるととも
にクロツク信号発生器３０１の出力も受ける。並
列接続_１，_３，_５および_７は、主構成部
分（例えば、主構成部分CPU１００）中にそな
えられる「ａ」母線（説明を簡単にするためにこ
こでは「ａ」母線を示さない）とシフトレジスタ
２０１間の奇数ビツトの接続を示す。同様に
_０，_２，_４および_６はシフトレジスタ２０
２と「ａ」母線との偶数ビツト並列接続を示し、
b₁，b₃，b₅，b₇とb₀，b₂，b₆はそれぞれシフトレ
ジスタ２０１と「ｂ」母線、シフトレジスタ２０
２と“ｂ”母線との接続を示す。

シフトレジスタ２０１とシフトレジスタ２０２
には３つ以上の指令信号入力があり、それらは１
→IOSR、ｂ→IOSR、IOSR→である。これら
は、それぞれ、シフトレジスタ中のすべての
「１」の移動、ｂ母線の内容のシフトレジスタへ
転送、およびシフトレジスタの内容を母線への
転送を示す。（これは、シフトレジスタとCPU中
の他の回路との間のデータの並列転送である。）シフトレジスタ２０１の出力側はレベルシフタ
２０３に接続される。レベルシフタ２０３もまた
クロツク信号発生器３０１からＡ２とＢ１を受け
る。シフトレジスタ２０２の出力側はレベルシフ
タ２０４に接続される。レベルシフタ２０４もま
たクロツク信号発生器３０１から信号A₁とB₂を
受ける。レベルシフタ２０３はまた指令デコーダ
２０８からPRESET信号を受け、指令デコーダ
２０８は信号α２，α４を受けるとともに、
CPU１００からクロツクパルスを、CPU１００
のマイクロ符号回路１１８から指令信号₁₁，
₁₂，₁₃を受ける。

レベルシフタ２０３の出力はマルチプレクサと
ドライバ２０５の入力に接続され、レベルシフタ
２０４の出力はマルチプレクサとドライバ２０５
の入力に接続される。マルチプレクサとドライバ
２０５の出力は上述の様にＩ／Ｏデータパツド２
０６に接続される。そして、レベルシフタ２０３
の別の出力φ₂CUTOFFは導線２０７上に与えら
れ、この信号は後述の装置３０６（第３図）に導
かれる。

第２図の下部に示されている第２シフトレジス
タ装置は同図上部に示されている第１シフトレジ
スタ装置の構成とほとんど同じなのでここでは詳
細な説明を省略する。ただ、φ₂CUTOFF信号は
存在せず、異なつた８ビツトバイト（右バイト）
が処理される。

上述の様に、第３Ａ図に示すものはIOSR１０
１，１２０あるいは１２１中に含まれるものであ
る。「指令デコーダ３００はクロツク信号発生器
３０１と関係し合つて動作する。そこでこれら２
つのブロツクを一体として説明する。指令デコー
ダは、例えばCPU１００の他の部分、周辺装置
コントローラ１０８あるいは周辺装置コントロー
ラ１１３の如き主構成部分あるいはブロツクの他
の部分からその場合に応じてクロツク信号α１，
α２，α３，α４を受ける。（このことについて
は後に第４図と関連づけて説明する。それは、第
４図には、第１図に示したCPU１００、コント
ローラ１０８，１１３にそれぞれクロツクパルス
を与えるクロツクドライバ１１９，１２４，１２
５の回路が示されているからである。これらのク
ロツクパルスはさらにクロツクパルスα１，α
２，α３，α４になる。ここでは、αパルスがオ
ーバラツプしないクロツクパルスであることを述
べれば十分であろう。）指令デコーダ３００はCPU１００中のマイク
ロ符号回路１１８から（場合によつては、コント
ローラ１０８あるいは１１３中の回路から）入力
信号R₁₁とR₁₂を受ける。指令デコーダ３００から
導出されるパルス信号は、セツトアウトα１、セ
ツトアウトα１′、セツトα４、リセツトアウト
α３及びリセツトアウトα２の５つである。これ
らの信号は直接クロツク信号発生器３０１に加え
られるものであつて、その名称自身に特別の意味
はない。

クロツク信号発生器３０１はさらにα１、３ク
ロツクパルスとα２、４クロツクパルスを受ける
これらのクロツクパルスは、ある導線を通るα１
とα３および別の導線を通るα２とα４以外のク
ロツクパルスによりタイミングをとられる。クロ
ツク信号発生器３０１の入力にはさらに信号φ_１
とφ_２が加えられる。これらの信号は分相器／ク
ロツク信号発生器３０６から出力されるものであ
る。これらのクロツクパルスは、上述のインター
フエース装置が「出力モード」（これについては
〓〓〓〓〓
以下に詳述）にあるときは発生されず、インター
フエース装置が「入力モード」（これについても
以下に詳述）のときに出力される。

ここでは、次のことを述べれば十分であろう。
すなわち、φ_１とφ_２はクロツクパツド３０５が
入力クロツク信号を受けることにより装置３０６
中の回路から出力されるもので、クロツク信号発
生器３０１にタイミング情報を与え、クロツク信
号発生器３０１がクロツクパルスＡ１，Ａ２，Ｂ
１，Ｂ２およびB₂′を出力するということを述べ
るにとどめる。

第３図の波形図を参照すると、出力モードにお
いてはＡ１とＢ１が同一波形を有し、Ａ２，Ｂ２
およびB′₂は同一波形を有するがＡ１とは位相が
ずれていることがわかる。また、出力モードにお
いては、φ_１とφ_２パルスはゼロである。

逆に、入力モードでは、Ａ１とφ_２は同様な波
形で同じタイミングを有し、パルスＡ２とφ_２と
位相が異なる。なお、パルスＡ２とφ_２は同様な
波形で同じタイミングを有する。また、入力モー
ドにおいてはＢ１，Ｂ２およびB′₂はゼロであ
る。これらすべてのパルスの態様および存在理由
については動作説明の所で詳述する。

指令デコーダ・シフトレジスタ・データ出力装
置３０２はアルフアクロツクパルスα１，α２，
α３，α４およびマイクロ命令R₁₁，R₁₂，R₁₃，
₁₁，₁₂，₁₃を受ける。アルフアクロツクパ
ルスは上述の様に発生されるが、Ｒパルスはマイ
クロ符号回路１１８あるいは第１図に示すそれぞ
れの周辺装置コントローラの同様な回路から出力
される。デコーダ装置３０２は２つの指令信号を
出力し、その１つは「ｂ→IOSR」であり、これ
は「ｂ」母線のデータ内容が各場合に応じて
IOSR１０１，１２０あるいは１２１に移動する
ことを意味し、もう１つは「１→IOSR」であ
り、これはシフトレジスタ装置が後述するある目
的のためにすべて「１」にロードされることを意
味する。これら２つの信号はシフトレジスタ２０
１，２０２，２１０および２１１に加えられる。

同様に、指令デコーダ３０３はアルフアクロツ
ク信号、対応するマイクロ符号回路から出力され
る「Ｒ」信号、およびCPU（すなわちそのコン
トローラ）の命令レジスタからの「」信号に応
じて、出力信号“IOSR→”を出力する。この
出力信号は対応するIOSRのシフトレジスタ２０
１，２０２，２１０および２１１に導かれ、シフ
トレジスタ装置のデータ内容が主回路（場合によ
り、CPU１００、コントローラ１０８あるいは
コントローラ１１３）中の母線に並列に転送さ
れる。

次に、パツドドライバ３０４、Ｉ／Ｏクロツク
パツド３０５、分相器３０６およびＩ／Ｏパツド
３０７について説明する。ドライバ３０４は、
IOSRが出力モードにあるときにクロツクパツド
３０５に適当にクロツクパルスを与える回路を有
する。上述の様に、Ｂ１とＢ２はクロツク信号発
生器３０１から出力され、これらのクロツクパル
スの波形は第３Ａ図に示されている。出力モード
においては、Ｉ／Ｏクロツクパツド３０５はこの
クロツクパルスを対応するトランシーバに与え
る。

分相器３０６は、IOSRが入力モードにあると
きパツド３０５を介してそのトランシーバから入
力クロツク信号を受ける（但し、出力モードにお
いてはパツド３０５の信号を無視する。）。分相器
３０６はまた装置２０３からφ₂CUTOFFを受け
るとともに装置３００から信号“セツトアウトα
４”と“リセツトアウトα４”を受け、内クロツ
ク信号φ_１とφ_２を出力する。（入力モードにお
いては、φ_１とφ_２は“セツトアウトα４”が出
力され“リセツトアウトα３”が出力されないと
きの種々の状態に応じて発生され、出力モードで
は逆に、φ_１とφ_２が発生されない。このことは
後に動作説明の所で詳述する。）分相器３０６も
また入力パツド３０７に接続される。

そして、第２図と第３Ａ図に描かれたすべての
装置の回路はMOS技術を使用する標準的論理回
路を相互に接続して構成される。当業者はこれら
の論理回路を周知技術に基いて設計できる。それ
ゆえ、ここでは本発明を明確にするに説明をとと
め、これら回路の詳細については説明しない。

第４図の回路構成を説明する前に、Ｉ／Ｏ母線
１０５について考える。Ｉ／Ｏ母線１０５とバイ
パス母線１２２，１２３および１２６はそれぞれ
多くの導線を有する。本発明の好ましい実施例で
は、母線は16個の別々の導線すなわち種々の構成
要素からあるいは構成要素へ電気的信号あるいは
パルスを導く導通経路を有する。これらの導通経
〓〓〓〓〓
路は次の様な区別される。MCLOCKと
は２つの異なつた局部クロツク信号経路を示す。
BIO１と１は第１の２つの異なつたデータ経
路を示す。BIO２と２は第２の２つの異なつ
たデータ経路を示す。BIO CLOCKと
CLOCK（母線入力出力クロツク信号）は別の２
つの異なつたクロツク信号経路を示す。
は母線外部割込み、は母線
デ
ータチヤンネル割込み、INTPは優先割込み、
DCHPは優先データ割込み、はクリアパ
ルス、そして３つの別個の接地導線がある。これ
ら種々のクロツク信号やデータ経路信号に応じた
あるいは従属した経路は動作説明の所で説明す
る。ここでは、第４図のトランシーバの動作説明
を簡単にするために接続銅線に関する説明のみを
行なつた。

第４図の回路は、CPUトランシーバ１０３、
周辺装置トランシーバ１０６あるいは周辺装置ト
ランシーバ１１１内に包含される。これらのトラ
ンシーバ装置の回路はほとんど同じである。第４
図の底部には個々のIOSRをそれぞれ対応するト
ランシーバに接続する４つの導線が入出力
CLOCK端子、D1端子、D2端子及びINPUT端子
として示されている。INPUT端子は第１図の各
グループに示される４つの導線の一方向導線に相
当する。第４図の上部に示す他の端子すなわち
，，BIOCLOCK，１，
BIO１，２，BIO２，，MCLOCK
はすべて上述のＩ／Ｏ母線１０５内に含まれる。
Ｔ〓₁、₃及びＴ〓₂、₄は高レベルあるいはドライ
バクロツク信号が与えられる端子を示し、これら
は第１図には対応するクロツクドライバに接続さ
れる信号線として示されている（例えば、CPU
１０３とクロツクドライバ１１９を接続する信号
線）。第４図において、10MHzで示される端子は
第１図のクロツク信号発振器１０４が接続される
端子である。MCLOCK XENABで示される端子
は他の周辺装置への端子ではなく、それぞれのト
ランシーバチツプ内においてその用途がCPUト
ランシーバか周辺装置コントローラトランシーバ
によつて高レベルあるいは低レベルの高圧が印加
されるものである。

第４図には、差動送信器４１０，４１２，４１
４，４１６とともに差動受信器４１１，４１３，
４１５，４１７が示されている。差動的に対をな
す送信器４１０と受信器４１１はフリツプフロツ
プ４００及びAND／ORゲート４０４により相互
に接続され、差動的に対をなす送信器４１２と受
信器４１３はフリツプフロツプ４０１とAND／
ORゲート４０５とにより相互に接続され、差動
的に対をなす送信器４１４と受信器４１５はフリ
ツプフロツプ４０２とAND／ORゲート４０６に
より相互に接続され、差動的に対をなす送信器４
１６と受信器４１７はフリツプフロツプ４０３と
AND／ORゲート４０７により相互に接続されて
いる。フリツプフロツプ４０９の出力はAND／
ORゲート４０４〜４０７の入力に接続され、フ
リツプフロツプ４０９の入力はNANDゲート４１
８の出力と差動受信器４１７の出力を受ける。他
のAND回路、NAND回路、インバータおよび他
の論理回路は図に示す通りに接続される。

次に、第５図には、第１図の周辺装置コントロ
ーラ１０８あるいは１１３のブロツク図が示され
ている。IOSR５０４はIOSR１２０あるいは１２
１と等価であり、第２図及び第３図に示したもの
とも等価である。IOSR５０４の直列入力はＩ／
Ｏ CLOCK、Ｉ／Ｏ DATA１及びＩ／Ｏ
DATA２で示され、これらはそれぞれ第４図の
Ｉ／Ｏ CLOCK Ｄ１及びＤ２と等価である。
第５図の端子“OUT”はIOSR５０４に接続さ
れ、第４図の“INPUT”と等価である。

IOSR５０４は“ａ”母線により命令レジスタ
５０３の入力、アドレスレジスタ５０５、語カウ
ントレジスタ５０６、マスクアウトワイヤード装
置及びドライバ５０９およびデータ出力インバー
タドライバ５１０に並列に接続される。データ出
力インバータドライバ５１０の出力は出力端子に
より対応する周辺装置例えば周辺装置コントロー
ラ１０８に接続される第１図の周辺装置１１０に
接続される。

データインバータおよびドライバ５１１の経路
により周辺装置から戻る「ｂ」母線で示される帰
路母線が設けられる。「ｂ」母線は、ドライバ５
０９の出力、周辺装置符号要求装置５０８、Ｔレ
ジスタ（及びその入力）、語カウントレジスタ５
０６、及びアドレスレジスタ５０５をIOSR５０
４の入力と割込み許可論理回路５１３に並列に接
続する。

〓〓〓〓〓
第５図の上方左部分において、命令レジスタ５
０３は状態変化論理回路５００の入力を与える。
状態変化論理回路５００の入力には他に
MCLOCK，入力がある。このクロツク
入力は第４図の端子Ｔ〓₁、₃とＴ〓₂、₄により受
けられる。状態変化論理回路５００の出力は状態
カウンタ５０１に与えられ、カウンタ５０１の出
力はプログラム方式論理回路（PLA）５０２に
与えられる。PLA５０２は読み取り専用記憶装
置で第５図に示す周辺装置コントローラ（IOC）
の構成要素に制御信号を与える。制御信号の相互
供給関係は説明を簡単にするためにここでは示さ
ない。（同様に、周辺装置符号要求装置５０８と
状態変化論理回路５００の相互接続関係も説明を
簡単にするために省略する。） INTP，DCHP，Ｆ（０−３），Ｆ
STROBE，Ｄ（０−１５），BUSY，DONE，
INT，DCHSYNで示される端子はすべて後述の
目的のために対応する周辺装置コントローラに接
続される。実行中／終了論理回路５１２の出力
は割込み要求論理回路５１４の入力となり、割込
み要求論理回路５１４はまた割込み不許可論理回
路５１３に接続される入力を有する。

割込み要求論理回路５１４の出力側は、バイパ
ス母線（例えば第１図の母線１２２）により
CPU１００に導かれるINTRで示される端子に接
続される。そして、データチヤンネル要求論理回
路５１５はその入力において端子DCHSYNを介
して周辺装置から直接信号を受け、バイパス母線
を介してCPUに接続される端子DCHRに出力を
与える。

以上で本発明の好ましい実施例の構成要素の相
互接続関係の説明を終わる。

第６Ａ図及び第６Ｂ図には、入力／出力
（CPU）順序の各段階を示すアルゴリズムかフロ
ーチヤートの形で示されている。例えばFETCH
やHALTの様な他の計算機サイクルやシーケンス
は示されていない。命令はFETCHから与えられ
て、Ｉ／Ｏアルゴリズムが開始する。本装置の
種々の状態は長方形のボツクスで示し、本装置内
の論理回路によつてなされる判断はひし形のボツ
クスで示す。状態０６６となつた後は、CPUの
構成物「Ｔレジスタ」が「ｂ」母線中に置かれ、
ｂ母線の内容がある条件の下にCPUのIOSRに導
かれ、他の機能が達成され、Ｉ／Ｏアルゴリズム
の命令実行時間短縮のために、判断ボツクスは複
合的に設けられている。（判断ボツクスはCPU命
令レジスタ（IR）中の特定ビツトに関係し、例
えば、17はIRの７番目のビツトに関係する。）も
し、状態０３３に到達しなければ、本装置が
HALT，MULT（乗算）、DIV（除算）あるいは
PUSHあるいはPOP（記憶装置）、または
RETURNへ飛び越すべき決定がなされる。も
し、これらの指令のいずれかが許可されるならば
入出力アルゴリズムは完了しない。しかし、論理
回路状態０４６が完了するとすれば、データイン
あるいはデータアウトの流れが続けられる。デー
タインの流れ経路は状態１６３から始まり状態１
５３で終わる。指令がFETCHに送られた後、新
しい命令が取り出される。さもなければ、流れ線
図は右下方に進み、状態０２３，１１１，０４４
に達し、FETCHへの指令信号が発生され、新し
い命令が取り出される。

状態番号０６６，０３３，０４６等はCPUの
流れ線図全体中の全状態を指す多くの呼称中の特
定の呼称である。呼称番号１０１，１０２，１０
４等はこの特定の入力／出力シーケンスにのみ関
するものである。

状態０６６，０５８，１５３，０２３，０４４
では、ある条件のもとにデジタル情報の種々の転
送がなされる。各転送の詳細な説明はここでは必
要としない。なぜなら、情報を受け、これを転送
する構成はCPU１００の部分に含まれており、
これは本発明の範囲でないからである。しかし、
より明確に示すために、次の表示を使用する。
CO……指令アウト、TO……Ｔレジスタの零番
目のビツト、INTON……割込み許可／不許可、
RTON……リアルタイムクロツク許可／不許可、
Ｘ……レジスタ、Ｙ……レジスタ、Ｚ……レジス
タ、YZR……レジスタ中の語の右バイト、YZL…
…左バイト、Ａ……加算器、ACD……デイステ
イネーシヨン、アキユムレータ。

次に動作を説明する。第１図〜第８図すべてを
参照されたい。上述のように、各図の参照符号は
その図の番号で始まり、例えば、第１図では参照
符号は１００から始まり、第２図では２００から
始まる。

水晶発振器１０４は10MHzのクロツク信号を
〓〓〓〓〓
トランシーバ１０３に出力する（10MHz以外の
周波数を選択してもよい。）クロツクドライバ１
１９（フリツプフロツプ４０３）はCPU１００
の回路と協働してクロツク信号を5MHzの信号
（すなわち、半分の周波数信号）に変換する。ト
ランシーバ１０３は端子10MHz（第４図）にお
いて10MHzの信号を受け、この信号を差動送信
器４１６に与える。信号MCLOCKと
（第４図）はＩ／Ｏ母線１０５を介して周辺装置
トランシーバ１０６と１１１に送信され、これに
対応する局所クロツク信号が得られる。これらの
クロツク信号のそれぞれは発振器１０４の出力信
号と同じ10MHzの周波数を有する。しかし、こ
れらの信号は、Ｉ／Ｏ母線１０５の長さ分の伝送
遅れのために位相がずれている。トランシーバ１
０６あるいは１１１において、端子お
よびMCLOCKはそれぞれ第４図の受信矢印によ
つて示される上記位相のずれた10MHzの信号を
受ける。

第４図において、端子MCLOCK XENABは高
レベルあるいは低レベルとされ、一方のレベルに
あるとき、CPUトランシーバ１０３が常に
MCLOCKとを送信し、他のレベルにあ
るときは、コントローラトランシーバ１０６と１
１１は常にMCLOCKとを受ける。この
ようなセツテングは、それぞれのトランシーバチ
ツプの内部で行われ、上述のトランシーバの送
信、受信モードには関係ない。上述の動作におい
て、局部クロツク信号は各トランシーバ内で作ら
れる。

クロツクドライバー１１９がα₁、₃とα₂、₄の
クロツク信号をCPU１００に与えるのと同様な
方法で、クロツクドライバ１２４と１２５はコン
トローラ１０８と１１３にそれぞれ同様な機能を
果たさせる。従つて、トランシーバ１０６と１１
１から出力される局部的MCLOCK，は
フリツプフロツプ４０３がそれぞれコントローラ
１０８と１１３にα₁、₃とα₂、₄パルスを与える
ように動作する。

上述の説明は、一般に一方向性で水晶発振器１
０４からトランシーバ１０３、トランシーバ１０
６と１１１、コントローラ１０８と１１３へ送信
される主クロツク信号に関するものである。しか
し、データは、同期クロツクバースト信号すなわ
ち母線クロツク信号（BIOCLOCK）により２方
向性を有する。本装置が２方向性を有することに
留意されたい。トランシーバと送信器あるいは受
信器として動作する。

CPU１００が信号をＩ／Ｏ母線１０５に送信
し、周辺装置の１つがその信号を受けている場合
を考える。出力すなわち送信モードにあるときに
は、導線グループ１０２（入力パツド３０７）の
一方向性信号線が高レベルとなり、CPU１００
はクロツクパルスすなわちクロツクパツド３０５
の第３Ｂ図中の「CLOCK PAD」で示されるク
ロツクバースト信号を発生する。これらのパルス
又はクロツクパツド３０５から１つの二方向性信
号線１０２の１つを介してCPUトランシーバ１
０３に進む９つの状態の変化のバースト信号であ
る。クロツクバースト信号はバイトあたりの初期
指令ビツト（９つの状態変化）に対してパツド２
０６と２１５から（同時に、しかし直列に）送信
されるデータにタイミングを与える。

状態の９つの変化の第１のものに同期してパツ
ド２０６と２１５から指令が送信されるかあるい
はシフトレジスタ２０１／２０２と２１０／２１
１からそれぞれプレフイクスあるいはプリセツト
ビツトが送信される。後に述べるように、これら
のビツトは、語例えば命令語の内容を実行する。
これらの９つのビツトは、各信号線に８つのデー
タビツトを従える指令ビツトである。16ビツト語
は２つの８ビツトバイトに分割され、各バイトの
前に指令あるいは制御ビツトがある。

クロツクバースト信号と２つの連続したデータ
は次のようにCPUトランシーバ１０３に送られ
る。クロツクパツド３０５はＩ／Ｏ CLOCK
（第４図）に接続され、パツド２０６と２１５か
らの連続したデータにはＤ１とＤ２（第４図）に
それぞれ与えられる。クロツクバースト信号と連
続したデータはビツトごとにトランシーバ１０３
にシフトし、クロツクバースト信号はフリツプフ
ロツプ４００によつて制御され、データの各ビツ
トはフリツプフロツプ４０１（Ｄ１から）あるい
は４０２（Ｄ２から）にしばらくの間記憶され
る。フリツプフロツプ４００，４０１および４０
２の動作により、送信ゲート４１０，４１２およ
び４１４は動作可能状態となり、１つのクロツク
パルスとこれに対応する２つのデータパルスが同
〓〓〓〓〓
時に且つ差動的に母線を介して受信トランシーバ
に送られる。

次に、CPUから送られる信号を受ける周辺装
置トランシーバの１つを考える。クロツクバース
ト信号は差動受信器４１１により受信され、デー
タパルスはそれぞれ差動受信器４１３と４１５に
より受信される。そして、再びクロツクバースト
信号、AND／ORゲート４０７とフリツプフロツ
プ４００の動作、データパルス、受信ゲート４１
３と４１５とAND／ORゲート４０５と４０６の
組み合わせにより、これらのデータパルスがフリ
ツプフロツプ４０１と４０２に記憶される。

周辺装置コントローラトランシーバのフリツプ
フロツプ４０１と４０２に記憶されるデータビツ
トは、受信モードでは5MHzの速さで記憶され
る。なぜなら、BIOCLOCKは上述のCPUを介し
て与えられる5MHzのバースト信号だからであ
る。しかし、局部クロツク信号（MCLOCK）は
10MHzで、コントローラトランシーバが受ける
データビツトのサンプリングを制御するクロツク
信号である。伝送遅れや上述の他の原因により、
サンプリングされるこれらデータパルスはゆが
み、ひずみが生じる。この種のデータパルスをサ
ンプリングするのによい位置はパルスの立上りあ
るいは立下りからはずれた位置である。従つて、
10MHzのサンプリングあるいは局部クロツクパ
ルスは、より大きなパルス間隔を有する5MHzの
データパルスの中心付近に発生する立上りあるい
は立下りの時刻にデータをサンプリングでき、デ
ータパルスの立上り部分と立下り部分から離れた
所でサンプリングできる。このサンプリングは、
AND／ORゲート４０７を介して加えられる
MCLOCKに応じて動作するフリツプフロツプ４
０１により少くとも行われる。

それゆえ、それが周辺装置符号が一致する受信
トランシーバ／コントローラの組み合わせである
場合には、サンプリングされたデータはトランシ
ーバ１０６から連続的にIOSRに移動する。クロ
ツク信号はＩ／Ｏ CLOCKと示される端子を介
してIOSR５０４に送信され、データ経路はＤ
１，Ｄ２（第４図）からそれぞれＩ／Ｏ
DATA１とＩ／Ｏ DATA２（第５図）にいた
る経路である。第４図には受信、送信モードの方
向が明確に記載されている。CPUトランシーバ
が送信しているときには、他の通信中のトランシ
ーバは受信している。

CPU、そのトランシーバ、周辺装置コントロ
ーラ及びこれらに対応するトランシーバは通常、
受信モードにある。換言すれば、各構成要素は通
常、他の装置から信号を受けて動作する。マイク
ロ符号回路１１８からの指令によりCPUのIOSR
は送信モードになり、上述のように、一方向性の
導線グループ１０２に信号が発生する。しかし、
受信端の構成要素にはCPUトランシーバから信
号を受けるために他の信号は何も発生しない。こ
れは、他の構成要素は通常受信モードにあるため
である。

第２図には、４ビツトのシフトレジスタが示さ
れており、それぞれは左または右バイトの奇数あ
るいは偶数のデータ語を記憶することができるこ
とを留意されたい。データはシフトレジスタから
主構成要素例えばCPUの他の構成要素に並列に
転送される。例えば、指令「ｂ→IOSR」が実行
されると、ｂ母線の内容がシフトレジスタにロー
ドされ、b₁，b₃，b₅，b₇が並列にシフトレジスタ
２０１にロードされる。同様に、他の「ｂ」デー
タが他の３つのレジスタにロードされる。

他の指令「IOSR→」が実行されると、シフ
トレジスタに記憶されていたデータが母線に並
列に転送される。従つて、_１，_３，_５，
_７がシフトレジスタ２０１から母線にロードさ
れ、同様に、他の「ａ」データが同時に並列に転
送される。しかし、パツド２０６と２１５からシ
フトレジスタへのデータのシフトイン、シフトア
ウトは直列となされる。

第７図には、データの入力と出力転送が連続的
に示されている。パツド２０６の力と入力データ
はDATA１の形で示されており、パツド２１５
の出力あるいは入力データはDATA２の形で示
され、パツド３０５のクロツク入力あるいは出力
バースト信号はＩ／Ｏ CLOCKで示されてい
る。このデータビツトの様子からわかるように、
MUXドライバ２０５はシフトレジスタ２０１と
２０２からの連続したデータの流れを変更し、
MUXドライバ２１４はシフトレジスタ２１０と
２１１から出力される連続したデータの流れを変
更する。

第８図には、第２図のシフトレジスタ装置の動
〓〓〓〓〓
作の効果が示されている。例えば、第８図のＩ／
Ｏパツドがパツド２０６とする。機能スイツチＳ
２が閉成すると、Ｉ／Ｏパツドは送信し、機能ス
イツチＳ１が閉成すると、Ｉ／Ｏパツドはシフト
レジスタ装置からの情報を受ける。機能スイツチ
Ｓ１とＳ２は互いに排他的に開放あるいは閉成す
る。第８図に示したものは、第２図に示す左バイ
トを扱う第１シフトレジスタ装置２０１と２０２
と右バイトを扱う第２のシフトレジスタ装置２１
０と２１１に適用できる。

第７図において、データ語のそれぞれの第１の
ビツトは指令あるいはプレフイツクまたはプリセ
ツトビツトである。図では、これらはゼロビツト
として示してある。この条件は受信構成要素（例
えばコントローラ１０８）によりＩ／Ｏ命令ある
いは命令語に復号化される。これらの指令ビツト
は、α２とα４のクロツクパルスとCPUマイク
ロ符号回路１１８からの指令パルスに応じて指令
デコーダ２０８において作られる。指令ビツトに
対する値の他の組み合わせは他の種類の語を示
す。このことは後述する。

第２図において、指令「１→IOSR」が４つの
すべてのシフトレジスタに与えられると、４つの
シフトレジスタはすべて「１」にプリセツトされ
る。従つて、もし、第７図のDATA１とDATA
２がIOSR１０１のパツド２０６と２１５におい
て、従つて、シフトレジスタ２０１，２０２，２
１０および２１１の入力において受信されると、
レベルシフト装置２０３においてゼロが検出され
ると、ゼロはDATA１のゼロ指令ビツトとな
る。（これは、１が前にプリセツトされているか
らである。）ある時刻において、φ₂CUTOFFが
発生されて分相器３０６に印加されると、この入
力モードにおいてクロツクパルスφ_１とφ_２を更
に発生することを抑止する。カツトオフ時刻の前
に、第２図の回路は入力モードにあるため、クロ
ツクパルスφ_１とφ_２が発生され、データはタイ
ミングがとられ、BIOCLOCKから送られクロツ
クパツド３０５において受信されるクロツク信号
に同期して、φ_１，φ_２が発生され、A1とA2信
号が発生され、データがシフトレジスタにシフト
される。

第５図において、入出力シフトレジスタ５０４
はＩ／Ｏ CLOCKに同期してそのＩ／Ｏ
DATA１と２の入力においてデータを連続的に
受ける。上述の様に、第１の２つのデータビツト
は指令ビツトである。もし、これらが両方ともゼ
ロならば、それはＩ／Ｏ命令語であることを意味
し、残つた16のビツトはIOSRから並列に命令レ
ジスタ５０３に転送される。語は状態変化論理回
路５００に転送され、周辺装置符号回路５０８と
比較される。なお、図示しないが、周辺装置符号
回路５０８は状態変化論理回路５００に接続され
る。

もし、コントローラ１０８が、Ｉ／Ｏ命令語の
最後のｂビツトに示される周辺装置符号にマツチ
する周辺装置符号を受けると、このコントローラ
では次の様な処理がなされる。命令内容に応じ
て、レジスタ装置５０５，５０６，５０９中のレ
ジスタの１つが動作し、必要ならば、「ａ」母線
が対応する周辺装置にその語を与える。

同様に、このコントローラに接続される周辺装
置は信号をこのコントローラを介して、少なくと
もｂ母線を通つてIOSR５０４にもどされる。そ
こから、信号は対応するトランシーバを介して
CPUにもどされる。もちろん、このコントロー
ラの送信モードでは、OUT端子はこのトランシ
ーバ／コントローラ構成要素の通常受信モードを
送信モードに変更するように動作する。第５図の
OUT端子は第１図のグループ１０７一方向の矢
に相当する。

周辺装置から送信される他の信号は第５図の右
側の図に示されている。上述の様に、ある信号
は、例えば（に相当する）及び

（に相当する）の様なバイパス母線１２２
を介して送信される。

第５図において、５００は少くともPLA５０
２の動作とIR装置５０３の命令に応じて動作す
る。状態変化論理回路５００は、現在の状態の終
りの次に続く論理状態を選択する。すべてのコン
トローラにより作られる状態はPLA５０２に記
憶され、情報は読み出し専用記憶装置（ROM）
に記憶され、少くともコントローラのレジスタ装
置を制御する。

第５図に示した装置の動作説明を続けるに、
IOCの制御論理回路あるいは周辺装置コントロー
ラは、PLA５０２、状態変化論理回路５００、
および状態カウンタ５０１を有する。制御論理回
〓〓〓〓〓
路は、データチヤンネルシーケンスの間および
Ｉ／Ｏ指令の実行の間の動作を決定する。PLA
は、機械の状態あるいはIOCの論理状態を規定す
る情報を有する。状態変化論理回路５００は、
IOCあるいは周辺装置コントローラがプログラム
方式論理回路５０２に規定される種々の論理状態
に入る順序を決定し、PLA５０２から受ける情
報及びIOCの他の構成要素から受ける状態情報に
より決定される状態を選択する。

状態コントローラ５０１は周辺装置コントロー
ラの現在の状態を決定するPLA中に記憶されて
情報のアドレスを有するレジスタである。アドレ
スレジスタ５０５は15ビツトのレジススタで、デ
ータチヤンネルシーケンスの間はその内容が増加
し、外部レジスタが動作可能状態にないとき、そ
の内容は対応するトランシーバに送信される。語
カウントレジスタ５０６は16ビツトのレジスタ
で、その内容はデータチヤンネルシーケンスの間
増加する。Ｔレジスタ５０７は16ビツトのレジス
タで、データチヤンネルシーケンスの間、方向指
示とデータチヤンネルアドレスを保持する。周辺
装置符号レジスタ５０８では、極性ビツト、外部
レジスタ動作許可ビツトが、IORST（入力／出
力リセツト）指令の実行の間ｂ母線を介して周辺
装置から受ける情報とともにロードされる。周辺
装置符号レジスタ５０８は６ビツトレジスタで、
上述の様に状態変化論理回路５００と関係しあつ
て動作し、指令のビツト１０〜１５が周辺装置符
号レジスタ５０８の０〜５の内容とそれぞれ一致
したときのみIOCがＩ／Ｏ命令を実行するよう動
作する。換言すれば、もし第７図に示す様な18ビ
ツト語がＩ／Ｏ命令語（各９ビツトバイトの第１
ビツトによつて決定される）として周辺装置コン
トローラのIOSR５０４に与えられると、それは
命令レジスタ５０３に書き込まれる。そして、状
態変化論理回路５００において、周辺装置符号レ
ジスタ５０８の語の最も右の６ビツトの比較がな
される。これらが一致している場合には、周辺装
置コントローラがこの命令がその意味であること
を知る。

極性ビツト指示器は装置５０８の副次的なもの
で、周辺装置に送信され、又はそれらから受信さ
れるデータビツトの極性を決定する１ビツトレジ
スタである。このビツトが１であると、装置に接
続されているデータ端子が低レベルであるとき０
を意味し、０が低レベルのこれら端子に送信され
る。極性ビツトが０であると、装置のデータ端子
に転送されるデータは上記と逆になる。

外部レジスタ許可ビツトレジスタもまた１ビツ
トレジスタである。このビツトが０のときは、デ
ータチヤンネルシーケンスの間送信されるデータ
チヤンネルアドレスはメモリアドレスレジスタ５
０５の内容である。これ以外のときは、データチ
ヤンネルアドレスは周辺装置から受ける情報であ
る。

マスクアウトドライバ５０９と割込み不許可論
理回路５１３はともに割込み不許可ビツトと呼ば
れる１ビツトレジスタの内容を決定する。このビ
ツト内容はMSKO（マスクアウト）指令の実行
の間のみ変化する。周辺装置コントローラは、割
込み不許可ビツトが０に等しいときにのみ割込み
要求プログラムを実行する。

実行中／終了論理回路５１２は実行中ビツトと
終了ビツトと呼ばれる２つの１ビツトレジスタを
有する。これらのビツト内容は、Ｉ／Ｏ指令の実
行の間行われる動作及び周辺装置によつて装置で
行われる動作によりロードされる。これらのビツ
ト内容はＩ／Ｏスキツプ指令の実行の間バイパス
母線を介して送信される。割込み要求論理回路５
１４は、周辺装置コントローラが割込み要求プロ
グラムを実行するときを決定する。これは、割込
み要求ビツトと呼ばれるビツトを有する１ビツト
レジスタである。周辺装置コントローラはこのビ
ツトが１のとき割込み要求を行う。データチヤン
ネル要求論理回路５１５は周辺装置コントローラ
がデータチヤンネル要求を行うときを決定する。
これはデータチヤンネル要求ビツトと呼ばれるビ
ツトを有する１ビツトレジスタである。周辺装置
コントローラは、このビツトが１のときにデータ
チヤンネル要求を行う。

Ｉ／Ｏ母線装置の送信の４つの型をまとめるに
あたつて、再び第７図を参照されたい。４つの型
のそれぞれは２つのデータ線（異なつた送信には
４つのデータ線）を介して送信される１つの制御
ビツトと８つのデータビツトを有するこれら４つ
の型のものは制御ビツトを復号化することにより
区別される。論理“１”は母線における高レベル
信号によつて表わすことができる。

〓〓〓〓〓
各９ビツトバイトの第１ビツトは０であり、２
つの０は符号化され、入出力命令あるいはＩ／Ｏ
指令であることがわかる。

しかし、もし、DATA１の指令ビツトが低レ
ベルで、DATA２の指令ビツトが高レベルだ
と、Ｉ／Ｏがプログラムされるデータチヤンネル
の休止期間中CPUから選択された周辺装置にデ
ータが送信されるのを示すのに使用される。この
型のデータ送信には３つのデータフオーマツトが
使用される。(1) 一般的データ：ビツト０〜１５
は16ビツトのデータ語に使用され、これはある指
令及びデータチヤンネルサイクル中のデータの転
送に使用される。(2) Ｉ／Ｏスキツプ：これはビ
ツト２〜１５は使われず、ビツト０は終了を示す
のに用いられ、ビツト１は実行中を示すのにのみ
用いられる。このフオーマツトは、装置がＩ／Ｏ
スキツプ命令に応答するときに使用される。(3)
データチヤンネルアドレス：第３のデータ送信フ
オーマツトでありビツト１〜１５はメモリアドレ
スとして使用され、ビツト０は入力あるいは出力
を示すのに用いられ、「１」は入力を示し、「０」
は出力を示す。このフオーマツトは、周辺装置が
データチヤンネルアドレス要求に応答するときに
使用される。

次の指令ビツトの組み合わせは、DATA１が
高レベルで、DATA２が低レベルの場合であ
る。これは、CPUからＩ／Ｏ母線にデータチヤ
ンネルアドレス要求（DCADRQ）に関係する。
この型の要求は、データチヤンネルサイクルを要
求する最も優先度の高い周辺装置が、CPUが使
用することを望んでいるメモリアドレスをバイパ
ス母線１２２あるいは１２３及び母線１０５を介
して送ることを示す。

そして、指令ビツトが１，１であれば、これは
CPU１００から入出力装置への要求許可
（RQENB）を示す。この語は外部の割込み要求
と周辺装置１０８，１１３等から受けるデータチ
ヤンネル要求に同期する。さもないと、要求が競
合し、複雑なものとなる。

本発明は、その思想及び本質的特徴を離れるこ
となく他の具体的形で実施できる。従つて、上記
実施例は例示的なものであつてこれに限定されな
い。本発明の範囲は上記実施例ではなく特許請求
の範囲の記載によつて決定される。従つて特許請
求の範囲と等価の範囲内での全ての変更がなし得
る。

【図面の簡単な説明】

第１図は本発明が適用されたデータ処理装置を
示すブロツク図、第２図は第１図の各IOSR内の
電子回路構成を部分的に詳細に示すブロツク図、
第３Ａ図は各IOSRの残りの部分の電子回路構成
を詳細に示すブロツク図、第３Ｂ図は各IOSRの
動作を示す波形図、第４図は第１図の各トランシ
ーバの電気的構成を示す回路構成図、第５図は第
１図の各周辺装置側コントローラの電気的構成を
示す詳細ブロツク図、第６Ａ図と第６Ｂ図は互い
に組み合わされて第１図の装置のある事象の入出
力サイクルあるいはシーケンスを示す流れ線図、
第７図は16ビツトデータ語の２つの８ビツトバイ
トを、各バイトに先行する指令すなわちプレフイ
クスおよびクロツクバースト信号とともに示す波
形図、第８図は第１図のシフトレジスタ装置の動
作を示すブロツク図である。１００……中央処理装置、１０１……インター
フエース装置、１０２，１０７，１１２……導
線、１０３……CPUトランシーバ、１０４……
クロツク信号発振器、１０５……入出力母線、１
０６，１１１……周辺装置トランシーバ、１０
８，１１３……周辺装置コントローラ、１１０，
１１５……周辺装置、１１６……主記憶装置、１
１９，１２４，１２５……クロツクドライバ、１
２０，１２１……インターフエース装置、１２
２，１２３，１２６……バイパス母線、２００，
２０９……レベルシフタ、２０１，２０２，２１
０，２１１……シフトレジスタ、２０３，２０
４，２１２，２１３……レベルシフタ、２０５…
…マルチプレクサ及びドライバ、２０６，２１５
……Ｉ／Ｏパツド、２０８……指令デコーダ、３
００……指令デコーダ、３０１……クロツク信号
発生器、３０２……指令データ・シフトレジス
タ・データ出力装置、３０３……指令デコーダ・
シフトレジスタ・データ入力装置、３０４……パ
ツドドライバ、３０５……Ｉ／Ｏクロツクパツ
ド、３０６……分相器・クロツク信号発生器、３
０７……Ｉ／Ｏ入力パツド、４００，４０１，４
０２，４０３……フリツプフロツプ、４０４，４
０５，４０６，４０７……アンド／オアゲート、
４１０，４１２，４１４，４１６……送動送信
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器、４１１，４１３，４１５，４１７……差動受
信器、５００……状態変化論理回路、５０１……
状態カウンタ、５０２……プログラム方式論理回
路、５０３……命令レジスタ、５０４……インタ
ーフエース装置、５０５……アドレスレジスタ、
５０６……語カウントレジスタ、５０７……Ｔレ
ジスタ、５０８……周辺装置符号レジスタ、５０
９……マスク、ワイヤド装置・ドライバ、５１０
……データアウト・インバータ・ドライバ、５１
１……データイン・インバータ・ドライバ、５１
２……ビジー・ダン論理回路、５１３……割込み
不許可論理回路、５１４……割込み要求論理回
路、５１５……データチヤンネル要求論理回路。〓〓〓〓〓

Claims

【特許請求の範囲】１データ処理装置のためのマイクロ符号回路
と、前記データ処理装置の単一の入出力母線装置
とインターフエースする並列／直列デジタル語変
換器とを有し、一定クロツク源で駆動され、 (あ) 前記入出力母線装置からデジタル語を直列
に受けるシストレジスタ装置と、 (い) 前記マイクロ符号回路からの指令に応じて
前記シフトレジスタ装置から中央処理装置に前
記デジタル語を並列に転送する第１装置と、 (う) 前記マイクロ符号回路からの他の指令に応
じて、前記中央処理装置から前記シフトレジス
タ装置に別のデジタル語を並列に転送する第２
装置と、 (え) 前記シフトレジスタ装置が前記別のデジタ
ル語を前記入出力母線装置に直列に送信する出
力装置を有することと、 (お) 前記並列／直列語変換器が、クロツクバー
スト信号を送信する装置であつて前記バースト
信号の各状態が同時に送信される別のデジタル
語の少なくとも対応する１つのビツトに同期す
る装置とをそなえ、前記変換器がさらに、 (a) 通常、前記変換器の入力モードを設定する
装置と、 (b) 前記マイクロ符号回路の動作に応じて前記
変換器の出力モードを設定する装置と、 (c) 前記入力モードの間動作し、前記デジタル
語に同期して前記入出力母線装置からクロツ
クバースト信号を受ける入力装置と、 (d) 前記母線クロツクバースト信号を他のクロ
ツク信号に変換する装置と、 (e) 前記他のクロツク信号に応じて前記デジタ
ル語を前記シフトレジスタ装置にシフトイン
する装置と、 (f) 前記出力モードの間、前記別のデジタル語
に同期して別の母線クロツクバースト信号を
前記入出力母線装置に出力する出力装置とを
そなえることを特徴とする中央処理装置。２特許請求の範囲第１項に記載の中央処理装置
において、前記並列／直列語変換器が、少なくと
も前記別のデジタル語の第１ビツトを予めセツト
し、前記入出力母線装置に対する前記別のデジタ
ル語の内容を設定する装置を有することを特徴と
する中央処理装置。３特許請求の範囲第２項に記載の中央処理装置
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において、前記並列／直列語変換器が、前記シフ
トレジスタ装置の内容をすべて１にする装置と、
前記シフトレジスタ装置からシフトアウトされる
ゼロを検出して前記デジタル語の直列受信の完了
を判定する装置とをそなえることを特徴とする中
央処理装置。４特許請求の範囲第２項に記載の中央処理装置
において、前記シフトレジスタ装置が、４つの４
ビツトシフトレジスタからなり、最初の２つのレ
ジスタは16ビツトのデジタル語の左バイトを送受
信し、後の２つのレジスタが前記16ビツト語の右
ビツトを受けるように構成されていることを特徴
とする中央処理装置。５特許請求の範囲第４項に記載の中央処理装置
において、前記最初の２つのレジスタが、前記最
初の２つのレジスタの１つに偶数ビツトを与え、
前記最初の２つのレジスタの他のものに奇数ビツ
トを与える多重変換装置をそなえることを特徴と
する中央処理装置。６特許請求の範囲第５項に記載の中央処理装置
において、前記後の２つのレジスタが、前記後の
２つのレジスタの１つに偶数ビツトを与え、前記
後の２つのレジスタの他のものに奇数ビツトを与
える多重変換装置をそなえることを特徴とする中
央処理装置。