JP3343765B2

JP3343765B2 - 端末制御装置

Info

Publication number: JP3343765B2
Application number: JP33128292A
Authority: JP
Inventors: 義勝草野
Original assignee: 株式会社日立テレコムテクノロジー
Priority date: 1992-11-18
Filing date: 1992-11-18
Publication date: 2002-11-11
Anticipated expiration: 2017-11-11
Also published as: JPH06165229A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、蓄積プログラム制御方
式による電子交換機に使用する端末制御装置に関する。

【０００２】

【従来の技術】従来、このような端末制御装置で、特
に、端末装置として多機能電話機を収容する多機能電話
機コントローラは、一般電話機インタフェース回路にく
らべ、管理する情報が非常に多く、多機能電話機のマル
チファンクションキー、ＬＣＤ表示、ランプの多色表示
など機能を制御していた。

【０００３】

【発明が解決しようとるする課題】しかしながら上述し
た従来の端末制御装置では、端末装置を制御するほか、
電子交換機の中央制御装置との間で、所定の通信手順に
より、端末装置の状態を示す状態情報や、端末装置を制
御するための制御情報を送受信しなければならなかっ
た。そのため、端末制御装置の制御手段であるＭＰＵの
プログラムが煩雑化するのみならず、中央制御装置と当
該制御手段との間のトレードオフが困難であるという問
題があった。

【０００４】また、中央制御装置と端末制御装置とのイ
ンターフェース回路や、端末制御装置と端末装置とのイ
ンターフェース回路が多い為、かなりの部品実装スペー
スを必要とし、小型化・軽量化の面でも制限を受けると
いう問題もあり、部品の実装スペースにより実装効率が
低下し、製造原価が高くなるという問題があった。

【０００５】本発明は、かかる従来の問題を解決するも
のであり、中央制御装置と当該制御手段との間のトレー
ドオフの負担を軽減することのできる端末制御装置を提
供することを目的とするものである。

【０００６】

【課題を解決するための手段】本発明は上記目的を達成
するために、電子交換機内の中央制御装置との間でデー
タ伝送を行い、収容する端末装置を制御する端末制御装
置であって、前記中央制御装置からの読出指令に応じて
前記端末装置の状態を示す状態情報を伝送し、前記中央
制御装置からの書込指令に応じて前記端末装置を制御す
る制御情報を格納する記憶手段と、前記端末装置の状態
を検知して前記状態情報を前記記憶手段に格納し、前記
記憶手段から前記制御情報を読み出して前記端末装置を
制御する制御手段と、前記中央制御装置及び前記制御手
段が前記記憶手段を独立してアクセス可能な期間を調停
するアクセス調停手段と、を備えた構成とする。

【０００７】

【作用】したがって本発明は、電子交換機の中央制御装
置、及び端末制御手段が記憶手段を共有して読出し書き
込みを行い、相互の間で通信処理を行うことなく、か
つ、互いの制約を意識することなく独立した動作によ
り、状態情報や制御情報を伝送するので、中央制御装置
と当該制御手段との間のトレードオフの負担を軽減する
ことが可能となる。

【０００８】

【実施例】以下、本発明の実施例について、図を参照し
て詳細に説明する。

【０００９】図１は、本発明を多機能電話機を制御する
多機能電話コントローラに適用した場合のシステム構成
を示す図である。図１において、１は局線や専用回線
（図示せず）と、収容する端末装置との間に通話路を形
成する電子交換機の通話路スイッチ（以下、「ＴＳＷ」
という。）である。２は、局線等の状態や端末装置の入
出力系の状態の監視等をしつつ、ＴＳＷ（１）を制御し
て、局線等と端末装置との接続を制御する中央制御装置
（以下、「ＣＰＥ」という。）である。１０は、電子交
換機に接続されて、ＬＥＤ・ＬＣＤ・トーン・通話など
のデータ制御を多機能電話機に対して行う端末制御装置
としての多機能電話コントローラ（以下、「ＭＴＬＩ
Ｎ」という。）であり、１１は端末装置としての多機能
電話機（以下、「ＭＦＴ」という。）である。以下、図
２ないし図５及び表１ないし表２１を参照して、ＭＴＬ
ＩＮ（１０）のデータ制御について説明する。

【００１０】図２は、図１のさらに詳細なブロック図で
ある。図２に示すように、ＭＴＬＩＮ（１０）の内部
は、ＭＰＵ（３）、ＭＴＬＧＡ（４）、ＳＰＬＳＩＡ
（５）、ＳＰＬＳＩＢ（６）、ＲＡＭ（７）、ＲＯＭ
（８）及び通話回路（９）で構成されている。さらに、
ＭＰＵ（３）、ＭＴＬＧＡ（４）、ＳＰＬＳＩＡ
（５）、ＳＰＬＳＩＢ（６）、ＲＡＭ（７）及びＲＯＭ
（８）は、共通のバスで接続されている。このバスは、
８ビットのデータバス、１６ビットのアドレスバス、及
び、制御バスで構成されている。なお、ＭＴＬＧＡ
（４）、ＳＰＬＳＩＡ（５）及びＳＰＬＳＩＢ（６）
は、それぞれＬＳＩ化されている。

【００１１】ＭＰＵ（３）は、ＭＴＬＩＮ（１０）の制
御を行うマイクロプロセッサである。ＭＴＬＧＡ（４）
は、クロック及び各種信号の発生、バス制御、データ送
受信のタイミング形成などを行う。すなわちＭＴＬＧＡ
（４）は、ＣＰＥ（２）及びＭＰＵ（３）のバス使用権
を調整するバス使用権調整手段である。ＳＰＬＳＩＡ
（５）は、ハイウエイ速度の変換、シリアルデータ送受
信の制御、ＭＰＵ（３）からのアドレスバスを展開し各
信号の発生などを行う。さらに、ＳＰＬＳＩＡ（５）
は、ＴＳＷ（１）と通話路で接続され、ＣＰＥ（２）と
シリアルデータ線で接続されている。したがって、ＳＰ
ＬＳＩＡ（５）の内部には、後述するように、シリアル
データをパラレルデータに変換するシフトレジスタを有
する。

【００１２】ＳＰＬＳＩＢ（６）は、通話路判断制御や
ＭＰＵ（３）の状態監視などを行う。ＲＡＭ（７）はＣ
ＰＥ（２）とＭＰＵ（３）との共通メモリである。本実
施例では、ＲＡＭ（７）をアクセスできる期間がＣＰＥ
（２）及びＭＰＵ（３）で時分割されて、ＭＴＬＧＡ
（４）のバス制御によりアクセス可能としている。以
下、ＣＰＥ（２）がＲＡＭ（７）にアクセス可能な期
間、すなわちバスの使用権を得る期間をＣＰＥモード期
間と称し、ＭＰＵ（３）がＲＡＭ（７）にアクセス可能
な期間をＭＰＵモード期間と称する。ＲＯＭ（８）はＭ
ＰＵ（３）のプログラムメモリである。通話回路（９）
はＭＴＬＩＮ（１０）とＭＦＴ（１１）との通話の制御
を行うものである。さらに、通話回路（９）は、デジタ
ル通話信号とアナログ通話信号との変換処理を行うＡ／
Ｄ及びＤ／Ａ変換器を有するコーディック（ＣＯＤＥ
Ｃ）（９ａ）、２線／４線変換を行うハイブリッド回路
（ＨＩＣ）（９ｂ）、及びＭＦＴ（１１）のＭＰＵ（１
１２）との間のインターフェース回路（９ｃ）を具備し
ている。

【００１３】一方、ＭＦＴ（１１）の内部は、受話器・
スピーカーとの通話を制御する通話回路（１１１）、操
作表示部のＬＥＤ・ＬＣＤ・ファンクションキーなどの
データ制御その他の動作制御を司るＭＰＵ（１１２）を
備えている。通話回路（１１１）は、ＭＴＬＩＮ（１
０）の通話回路（９）との間で通話情報を送受信し、Ｍ
ＰＵ（１１２）は通話回路（９）との間で制御データを
送受信する。

【００１４】図３は、ＭＴＬＩＮ／ＤＬＣオーダー時の
ＳＰ系インタフェースを表すものであり、このインター
フェースによって、パッケージ及び回路の指定を行い、
その回路に対して、ＬＥＤ及びＬＣＤ制御、トーン制
御、並びに回線制御等を行っている。図４はＭＦＴ（１
１）の操作表示部の外観図を表すものであり、ハンドセ
ット（１１３）、ＬＣＤ表示部（１１４）、ＬＥＤ表示
部（１１５）及び操作キー部（１１６）を具備してい
る。

【００１５】図５はＤＳＳ／ＭＩＳＣオーダー時のＳＰ
系インタフェースを示し、これによって、ＤＳＳ／ＭＩ
ＳＣオーダー時のＬＥＤ・ＬＣＤ制御をしている。な
お、ＬＥＤ・ＬＣＤ制御の内容としては、時刻制御、局
線発着信キーのＬＥＤ制御、及び局応答キーのＬＥＤ制
御等がある。

【００１６】次に、本実施例の動作について、図２ない
し図１９を参照して説明する。

【００１７】図２において、ＣＰＥ（２）からの要求デ
ータをＳＰＬＳＩＡ（５）が受信し、これを展開し、Ｍ
ＴＬＧＡ（４）のバス制御により、ＣＰＥモード期間に
ＲＡＭ（７）にデータを書込む。ＭＰＵ（３）は、ＭＰ
Ｕモード期間にＲＡＭ（７）に書き込まれたデータを読
み出し、そのデータに対してＭＦＴ（１１）を監視す
る。ＭＦＴ（１１）に何か変化があれば変化データとし
てＳＰＬＳＩＡ（５）内のＡＣＫをＨｉｇｈレベルに
し、その変化データをＭＴＬＧＡ（４）のバス制御によ
り、ＭＰＵモード期間にＲＡＭ（７）に書込む。

【００１８】ＣＰＥ（２）は、一定周期でＳＰＬＳＩＡ
（５）内のＡＣＫを監視しており、変化データ（ＡＣＫ
＝Ｈｉｇｈ）を受信すると、ＣＰＥモード期間にその内
容をＲＡＭ（７）から読み取る。その後、ＣＰＥ（２）
は、読み取った内容についてのオーダーをＳＰＬＳＩＡ
（５）に送出する。ＳＰＬＳＩＡ（５）は、ＣＰＥ
（２）からのオーダーに該当するものを選択し、これを
展開して、ＭＴＬＧＡ（４）のバス制御によりＲＡＭ
（７）に書込む。ＭＰＵ（３）は、ＲＡＭ（７）からこ
のオーダーを読出して、ＭＦＴ（１１）に送出し、ＬＥ
Ｄ・ＬＣＤ・トーン・通話などの制御をする。

【００１９】すなわち、ＣＰＥ（２）及びＭＰＵ（３）
は、それぞれお互いの制約をうけることなく、独立して
ＲＡＭ（７）をアクセスすることができるので、ＭＰＵ
（３）のプログラムを簡単にできるとともに、ＣＰＥ
（２）とＭＰＵ（３）との間のトレードオフを容易にす
ることができる。さらに、ＭＰＵ（３）を他の品種に変
更する場合にも、ＭＰＵ（３）がＣＰＥ（２）の制約を
受けることがないので、柔軟なシステム構成が可能とな
る。

【００２０】図６ないし図９において、ＳＰＬＳＩＡ
（５）の動作について説明する。

【００２１】ＳＰＬＳＩＡ（５）の内部回路を区分する
と、通話路制御部、シリアルデータ送受信部、アドレス
展開部、バッファ部に分けられる。ＳＰＬＳＩＡ（５）
はこれらをＬＳＩ化したものである。

【００２２】図６は、通話路制御部の回路図である。

【００２３】通話路制御部は主にハイウエイ速度の変換
とクロックの発生を行っており、ハイウエイ速度変換回
路（２０１）は、ＴＳＷ（１）からの入側６４タイムス
ロットの４ＭハイウエイのＰＣＭデータ（ＨＷＲ）をパ
ラレルデータに変換し、次段のシフトレジスタで３２タ
イムスロット２ＭハイウエイのＰＣＭデータ（ＣＯＤＩ
Ｎ）に分離して、コーディック（９ａ）に送出する。同
時にパラレルデータは、通話路試験部（２０２）におい
て、通話路テストデータの“ＡＡ”パターンの検出を行
う。一方、コーディック（９ａ）からの２Ｍハイウエイ
のＰＣＭデータ（ＣＯＤＯＵＴ）は、２Ｍクロックでパ
ラレルデータに展開し、次段のシフトレジスタで４Ｍハ
イウエイのＰＣＭデータ（ＨＷＳ）に変換して、ＴＳＷ
（１）に出力する。

【００２４】通話路テスト時は、ＰＣＭデータの代わり
に“ＡＡ“パターンをシフトレジスタのデータとする。
“ＡＡ“パターン検出結果は、１６タイムスロット分ラ
ッチして、ソフト制御により８ビットのデータ（Ｄ０〜
Ｄ７）をデータバスに出力する。

【００２５】クロック発生回路（２０３）は、Ｃ４ＭＰ
信号及びＦＲＡＭ信号によりカウンタを駆動し、各種タ
イミングクロック信号を発生する。カウンタ初期値は、
ＰＳＥＬ０、ＰＳＥＬ１（図７参照）により設定する。

【００２６】図７は、シリアルデータ送受信部の回路図
である。

【００２７】シリアルデータ送受信部には、データ受信
回路（２０４）とデータ送信回路（２０５）が含まれて
いる。データ受信回路（２０４）は、シリアルデータを
シフトレジスタによってパラレルデータに変換し、ＰＫ
ＧＯＮ、ＲＤＳＴＢ、ＲＤ信号により起動するカウンタ
によりラッチし、データを取り込む。パッケージナンバ
ーＰ０〜Ｐ３は、ＰＳＥＬ０〜３との一致をとりＰＣＯ
Ｍを生成する。

【００２８】通常、ＰＣＯＭはＬＯＷレベルとしておく
が、Ｐ０〜Ｐ３を使用していない場合は外部条件により
Ｈｉｇｈレベルとする。装置コードＥ０〜Ｅ３はラッチ
後に外部に出力する。装置コードが「０００１」以外で
使用する時は、外部でＥ０〜Ｅ３を監視しＥＣＯＭをＨ
ｉｇｈレベルにする。回路ナンバーＣＣＴ０〜ＣＣＴ３
とオーダー種別ＯＤＲ０〜ＯＤＲ２はそれぞれ次段の回
路に送られ、受信データＤ０〜Ｄ７はパリティーチェッ
クを行いデータバスへ送られる。

【００２９】データ送信回路（２０５）は、受信データ
がＬＳＩ内部レジスタへのＷＲＩＴＥ動作の場合、受信
データ取込み後，送信データとしてスタートビットとパ
リティーチェック結果を送信する。ＷＲＩＴＥ動作が外
部レジスタの時はＨＡＬＴ信号を出力し、ＢＡ信号を受
信後に送信データを出力する。受信データが内部レジス
タＲＥＡＤ動作の場合、Ｗ／Ｒ信号受信後にスタートビ
ット・ＡＣＫビット・データ８ビット・パリティービッ
トを送出する。外部レジスタＲＥＡＤ時は、ＢＡ信号受
信後に送信データを出力する。

【００３０】図８及び図９は、バッファ部及びアドレス
バス展開部の回路図である。

【００３１】アドレスバス展開部（２０６）は、ＭＰＵ
（３）からのアドレスバスＡ０〜Ａ１５をデコードし、
各種信号を発生させる。又、外部アドレスアクセス時
は、回路ナンバー（ＣＣＴ）とオーダーナンバー（ＯＤ
Ｒ）をアドレスとして出力する。

【００３２】バッファ部には内部バッファとＭＰＵバス
バッファがあり、内部バッファはＡＣＫ０〜１５と外部
データバス用のバッファで、ゲートコントロールは受信
シリアルデータＣ０〜Ｃ３により行う。ＡＣＫ０〜１５
はＭＰＵバスにより書込み、シリアルデータによりリセ
ットする。

【００３３】ＭＰＵバスバッファは、ＡＣＫ０〜１５と
通話路テスト結果とシリアルデータ用のバッファで、ゲ
ートコントロールはＭＰＵ（３）のＡ０〜Ａ１５により
行う。

【００３４】次に、図１０ないし図１２により、ＳＰＬ
ＳＩＢ（６）について説明する。

【００３５】ＳＰＬＳＩＢ（６）の内部回路は、通話路
制御部、ＳＤ・ＳＣＮ展開部、ＭＰＵ状態監視部に区分
される。ＳＰＬＳＩＢ（６）は、これらをＬＳＩ化した
ものである。

【００３６】図１０及び図１１において、ＳＤ・ＳＣＮ
展開部について説明する。

【００３７】ＳＤ・ＳＣＮ展開部は、ＭＰＵ（３）のＡ
０、Ａ１、Ａ４、Ｄ０〜Ｄ３により回路対応のＳＤ信号
（ＳＤ００〜ＳＤ３３）を出力する。又、ＳＣＮ信号
（ＳＣＮ００〜ＳＣＮ３３）を受信し、ＭＰＵ（３）の
データバスへ送出する。

【００３８】図１１において、ＭＰＵ状態監視部につい
て説明する。

【００３９】ＭＰＵ状態監視部は、４ｍｓ周期のクロッ
ク信号をカウントし、６４カウント以内すなわち２５６
ｍｓ期間内にＩＲＱＲＳＴ信号を受けないときは、ＭＰ
ＵＤＯＷＮ信号を出力してＭＰＵ（３）にリセットをか
ける。

【００４０】図１２において、通話路制御部について説
明する。

【００４１】通話路制御部は、パッケージコード０、１
（ＰＫＧＮＣ０，１）と回路ナンバー０、１（ＣＣＢ
０，１）及びＣ４ＭＰ、ＦＲＡＭにより各回路対応の
コーディックのストローブ信号（ＳＴＢ０〜ＳＴＢ３）
を発生する。

【００４２】図１３において、点線で囲んだ部分は、Ｌ
ＳＩ化したＭＴＬＧＡ（４）の内部回路である。

【００４３】このＭＴＬＧＡ（４）は、クロック発生部
（１２）、データ送受信タイミング形成部（１３）、デ
ータベース・アドレスバス制御部（１４）、ＢＡ発生部
（１５）、装置種別コードデコード部（１６）で構成さ
れている。

【００４４】図１４は、図１３におけるクロック発生部
（１２）の回路図であり、その動作について説明する。

【００４５】クロック発生部（１２）は、主にデータフ
ァイルフリップフロップで構成されており、ＴＳＷ
（１）からの４．０９６ＭＨｚのクロック信号をデータ
フリップフロップ（１２１）、（１２２）でラッチし、
ＭＰＵ（３）に供給するＥクロック（ＥＣＬＫ）、Ｑク
ロック（ＱＣＬＫ）を発生する。各回路は、４・０９６
ＭＨｚのクロック信号と共にＥクロック、Ｑクロックを
用いてデータ制御を行っている。

【００４６】図１５は、図１３におけるデータ送受信タ
イミング形成部（１３）の回路図であり、その動作につ
いて説明する。

【００４７】データ送受信タイミング形成部（１３）
は、主にシフトレジスタで構成されており、クロック発
生部（１２）からのＱクロックをもとにＳＰＬＳＩＡ
（５）のＣＳ０をシフトレジスタ（１３１）で、ＣＳ１
をシフトレジスタ（１３２）でそれぞれシリアルデータ
からパラレルデータに変換し、クロック信号及びリセッ
ト信号を生成して、ＭＦＴ（１１）とのデータ制御をす
るデータフリップフロップ（１７１）、（１７２）のク
ロック信号及びリセット信号入力とする。このデータフ
リップフロップ（１７１）、（１７２）で、ＭＰＵ
（３）からＭＦＴ（１１）への送信データ、及び、ＭＦ
Ｔ（１１）からＳＰＬＳＩＢ（６）への受信データの制
御を行っている。

【００４８】図１６は、図１３におけるアドレスバス・
データバス制御部（１４）の回路図であり、その動作に
ついて説明する。

【００４９】アドレスバス・データバス制御部（１４）
は、主にバッファ・データフリップフロップ・デコーダ
で構成されており、バッファ（１４１）、バッファ（１
４２）、バッファ（１４５）及びバッファ（１４６）
は、ＭＰＵ（３）及びＳＰＬＳＩＡ（５）のアクセス時
におけるＲＡＭ（７）及びＲＯＭ（８）のアドレスを制
御し決定する。ＭＰＵ（３）よりＳＰＬＳＩＡ（５）へ
のアドレスは、ＳＰＬＳＩＡ（５）からのＢＡ信号でバ
ッファ（１４１）及びバッファ（１４２）のゲートコン
トロールをし、アドレスバスの制御をしている。又、Ｍ
ＰＵ（３）及びＳＰＬＳＩＡ（５）のアクセス時におけ
るＲＡＭ（７）及びＲＯＭ（８）のアドレスは、ＢＡ発
生部（１５）からのＭＡＤ信号でバッファ（１４５）及
びバッファ（１４６）のゲートコントロールをしてい
る。バッファ（１４３）及びバッファ（１４１３）及び
バッファ（１４１４）は、ＭＰＵ（３）、ＳＰＬＳＩＡ
（５）、ＲＡＭ（７）及びＲＯＭ（８）のデータバスの
方向を制御している。デコーダ（１４４）は、ＭＰＵ
（３）よりアドレスバスＡ１３・Ａ１４・Ａ１５をデコ
ードし、バッファ（１４３）のゲートコントロールとし
てデータバスの開閉のタイミングを決定している。又、
ＲＡＭ（７）及びＲＯＭ（８）のデータバスは、ＢＡ発
生部（１５）のＭＡＤ信号とＡＤ信号によって制御さ
れ、ＭＡＤ信号はバッファ（１４１４）のゲートコント
ロールをし、ＡＤ信号はバッファ（１４１３）のゲート
コントロールをし、ＲＡＭ（７）及びＲＯＭ（８）のデ
ータバス制御を行っている。

【００５０】ＭＴＬＩＮ（１０）にはＭＴＬＩＮオーダ
ー、ＭＴＬＩＮ／ＤＬＣオーダー及びＤＳＳ／ＭＩＳＣ
オーダーの３つのオーダーがあるが、これらのアドレス
バス・データバス制御はデータフリップフロップ（１４
７）、（１４９）及び（１４１０）と、バッファ（１４
８）、（１４１１）及び（１４１２）で行われている。

【００５１】ＭＴＬＩＮオーダーとは、通話時のアドレ
スバス制御を行うものであり、バッファ（１４１１）及
びバッファ（１４１２）で行われ、装置種別コードデコ
ード部（１６）からのＭＴＧ信号によってゲートコント
ロールをする。

【００５２】ＭＴＬＩＮ／ＤＬＣオーダーとは、ＭＦＴ
（１１）のＬＣＤ点灯・点滅・滅火アドレスの制御とＬ
ＣＤ表示アドレスの制御とそれらのデータ制御を行うも
のであり、バッファ（１４８）とデータフリップフロッ
プ（１４７）で行われ、装置種別コードデコード部（１
６）よりデータラッチクロックとしてＢＲＬＴ信号とＭ
ＦＴ（１１）のＬＣＤ制御か否かを識別するＲＢ信号
と、ゲートコントロールとしてＢＲＡＤ信号を受信し制
御する。

【００５３】ＤＳＳ／ＭＩＳＣオーダーとはＭＦＴ（１
１）のＬＥＤ点灯・点滅・滅火のスピードなどのデータ
制御や、ＬＣＤに「〜年〜月〜日」や「〜時〜分〜秒」
などの表示データの制御を行うものであり、データフリ
ップフロップ（１４９）、（１４１０）で行われる。こ
の時のクロックは装置種別コードデコード部（１６）よ
りＤＬＴ信号、ＬＬＴ信号を受信し、ＤＬＴ信号はデー
タフリップフロップ（１４９）のクロックとして、ＬＬ
Ｔ信号はデータフリップフロップ（１４１０）のクロッ
クとする。又、ゲートコントロールとしてＬＡＤ信号を
受信し制御する。

【００５４】図１８は、ＢＡ発生部（１５）の回路図で
あり、その動作について説明する。

【００５５】ＢＡ発生部（１５）は、主にデータフリッ
プフロップで構成されており、ＳＰＬＳＩＡ（５）より
ＨＡＬＴ信号をデータフリップフロップ（１５１）で受
信し、ＥクロックでラッチすることによりＢＡ信号を発
生させている。ＢＡ信号はＭＰＵ（３）のアドレスバス
バッファ（１４１）、（１４２）及びデータバスバッフ
ァ（１４１３）のゲートコントロールをし、ＳＰＬＳＩ
Ａ（５）にアドレス・データバスを開放する。又、ＢＡ
信号はＭＡＤ信号と共にＲＡＭ（７）のＣＥとして制御
を行っている。

【００５６】ＢＡ発生部（１５）は、ＢＡ信号を発生さ
せる他に、ＳＰＬＳＩＡ（５）よりＲ／Ｗ信号を、ＴＳ
Ｗ（１）より４・０９６Ｍクロック信号を、ＭＰＵ
（３）よりＲ／Ｗ信号・Ａ１５を、クロック発生部（１
２）よりＥクロックをそれぞれ受信し、ＲＡＭ（７）の
ＯＥ・ＷＥ・ＣＥを発生し、アドレスバス・データバス
の読出し・書込みを制御し、データバスバッファ（１４
１３）、（１４１４）のゲートコントロールとしてＭＡ
Ｄ信号とＡＤ信号を発生させる。

【００５７】図１９は、装置種別コードデコード部（１
６）の回路図であり、その動作について説明する。

【００５８】装置種別コードデコード部（１６）は、主
にデコーダで構成されており、各パッケージごとに４ビ
ットからなる装置種別コードにより交換機本体からの必
要なオーダーを展開し、ＳＰＬＳＩＡ（５）にＥＣＯＭ
・ＰＣＯＭとして送出し動作する。

【００５９】デコーダ（１６１）はＤＳＳ／ＭＩＳＣオ
ーダーを展開するものであり、ＳＰＬＳＩＡ（５）より
装置種別コードＥ０・Ｅ１・Ｅ２・Ｅ３を受信し、Ｅ３
をゲートコントロールとしてデコードする。その結果、
ＬＬＴ信号を第１オーダー、ＤＬＴ信号を第２オーダ
ー、ＬＡＤ信号を第３オーダーとして送出する。第１オ
ーダーとは、ＤＳＳかＭＩＳＣかを識別するものであ
る。第２オーダーとはＭＦＴ（１１）のＬＥＤナンバー
のアドレスを指定したり、ＬＣＤ表示データを指定した
りするものである。第３オーダーとは、ＭＦＴ（１１）
のＬＥＤを実際に点灯させたり、ＬＣＤに表示させたり
するものである。

【００６０】デコーダ（１６２）は、ＭＴＬＩＮ／ＤＬ
Ｃオーダーを展開するものであり、ＳＰＬＳＩＡ（５）
よりオーダーアドレスＡ４、Ａ５、Ａ６をデコードし、
ＢＲＬＴ信号とＢＲＡＤ信号を送出する。ＢＲＬＴ信号
とＢＲＡＤ信号は、先に述べた図１６のデータフリップ
フロップ（１４７）とバッファ（１４８）に送出され、
ＭＴＬＩＮ／ＤＬＣオーダーを制御する。

【００６１】又、ＲＢ信号は、ＭＦＴ（１１）のＬＥＤ
制御かＬＣＤ制御かを識別するための信号である。ＭＴ
ＬＩＮオーダーを制御する信号として、ＳＰＬＳＩＡ
（５）よりＳＡ０００信号、ＢＡ信号及びＥＣＯＭ信号
を受信し、ＭＴＧ信号を発生する。ＭＴＧ信号は、図１
６で述べたバッファ（１４１１）及びバッファ（１４１
２）のゲートコントロールとしてＭＴＬＩＮオーダーを
制御する。

【００６２】このように、端末制御装置であるＭＴＬＩ
Ｎ（１０）において、中央制御装置であるＣＰＥ（２）
と記憶手段であるＲＡＭ（７）とのデータ送受信の第１
のデータ中継手段としてのＳＰＬＳＩＡ（５）を１つの
ＬＳＩに、端末装置であるＭＴＦ（１１）とＭＰＵ
（３）とのデータ送受信の第２のデータ中継手段として
のＳＰＬＳＩＢ（６）を１つのＬＳＩとし、さらに、Ｃ
ＰＥ（２）及びＭＰＵ（３）のバス使用権の調整をする
バス使用調整手段としてのＭＴＬＧＡ（４）を１つのＬ
ＳＩにすることにより、部品実装スペースを削減でき、
小型基板への実装も可能となり、部品実装効率を向上さ
せて、製品の小型・軽量化を図るとともに、品質の向上
を実現する効果がある。

【００６３】

【発明の効果】本発明は、上記実施例から明らかなよう
に、電子交換機の中央制御装置と、端末装置を制御する
端末制御装置のＭＰＵ（マイクロプロセッサ）とが、端
末装置の状態を示す状態データ及び端末装置を制御する
制御データの、書き込み及び読み出しのための記憶手段
を共通に使用して、特定の通信手順を踏むことなくデー
タ伝送を行うので、ＭＰＵのプログラムを簡単にできる
とともに、中央制御装置とＭＰＵとの間のトレードオフ
を容易にすることができる。さらに、ＭＰＵを他の品種
に変更する場合にも、ＭＰＵが中央制御装置の制約を受
けることがないので、柔軟なシステム構成が可能とな
る。

【００６４】また、中央制御装置と記憶手段とのデータ
送受信の第１のデータ中継手段を１つのＬＳＩに、端末
装置と制御手段とのデータ送受信の第２のデータ中継手
段を１つのＬＳＩとし、さらに、中央制御装置及び制御
手段のバス使用権の調整をするバス使用調整手段を１つ
のＬＳＩにすることにより、部品実装スペースを削減で
き、小型基板への実装も可能となり、部品実装効率を向
上させて、製品の小型・軽量化を図るとともに、品質の
向上を実現する効果がある。

【図面の簡単な説明】

【図１】本発明を多機能電話機を制御する多機能電話コ
ントローラに適用した場合のシステム構成を示す図であ
る。

【図２】図１のさらに詳細なブロック図である。

【図３】ＭＴＬＩＮ／ＤＬＣオーダー時のＳＰ系インタ
フェースを表す図である。

【図４】多機能電話の操作表示部の外観図である。

【図５】ＤＳＳ／ＭＩＳＣオーダー時のＳＰ系インタフ
ェースを表す図である。

【図６】通話路制御部の回路図である。

【図７】シリアルデータ送受信部の回路図である。

【図８】バッファ部の回路図である。

【図９】アドレスバス展開部の回路図である。

【図１０】ＳＤ・ＳＣＮ展開部を示す回路図である。

【図１１】ＳＤ・ＳＣＮ展開部を示す回路図である。

【図１２】通話路制御部の回路図である。

【図１３】ＭＴＬＧＡ内の装置種別コードデコード部を
表す図である。

【図１４】図１３におけるクロック発生部の回路図であ
る。

【図１５】図１３におけるデータ送受信タイミング形成
部の回路図である。

【図１６】図１３におけるアドレスバス・データバス制
御部の回路図である。

【図１７】図１３におけるアドレスバス・データバス制
御部の回路図である。

【図１８】ＢＡ発生部の回路図である。

【図１９】装置種別コードデコード部の回路図である。

【符号の説明】

１電子交換機の時間スイッチ（ＴＳＷ）２電子交換機の中央制御装置（ＣＰＥ）３パッケージの制御を行うマイクロプロセッサ（Ｍ
ＰＵ）４ＬＳＩで構成されたＭＴＬＧＡ５ＬＳＩで構成されたＳＰＬＳＩＡ６ＬＳＩで構成されたＳＰＬＳＩＢ７中央制御装置との共通メモリ（ＲＡＭ）８マイクロプロセッサのプログラムメモリ（ＲＯ
Ｍ）９多機能電話機コントローラと多機能電話機との通
話を制御する回路１０多機能電話機コントローラ１１多機能電話機１２クロック発生部１３データ送受信タイミング形成部１４アドレスバス・データバス制御部１５ＢＡ発生部１６装置種別コードデコード部１７多機能電話機とのデータ送受信の制御をするデー
タフリップフロップ

Claims

(57)【特許請求の範囲】

【請求項１】電子交換機内の中央制御装置との間でデ
ータ伝送を行い、収容する端末装置を制御する端末制御
装置であって、前記中央制御装置からの読出指令に応じて前記端末装置
の状態を示す状態情報を伝送し、前記中央制御装置から
の書込指令に応じて前記端末装置を制御する制御情報を
格納する記憶手段と、前記端末装置の状態を検知して前記状態情報を前記記憶
手段に格納し、前記記憶手段から前記制御情報を読み出
して前記端末装置を制御する制御手段と、前記中央制御装置及び前記制御手段が前記記憶手段を独
立してアクセス可能な期間を調停するアクセス調停手段
と、を備えたことを特徴とする端末制御装置。