JPS6137705B2 - - Google Patents
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- JPS6137705B2 JPS6137705B2 JP55104874A JP10487480A JPS6137705B2 JP S6137705 B2 JPS6137705 B2 JP S6137705B2 JP 55104874 A JP55104874 A JP 55104874A JP 10487480 A JP10487480 A JP 10487480A JP S6137705 B2 JPS6137705 B2 JP S6137705B2
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- JP
- Japan
- Prior art keywords
- voltage
- transistor
- memory cell
- circuit
- power supply
- Prior art date
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- Expired
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4099—Dummy cell treatment; Reference voltage generators
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
Description
【発明の詳細な説明】
本発明は、いわゆる１トランジスタ型と称す
る、１ビツトが１トランジスタ１蓄積容量より成
るダイナミツク型ランダムアクセスメモリに関す
る。
る、１ビツトが１トランジスタ１蓄積容量より成
るダイナミツク型ランダムアクセスメモリに関す
る。
１トランジスタ型メモリは、MOS型を例にと
ると、MOSコンデンサに蓄積された電荷の有無
（厳密には大小）を２値情報の1.0に対応させて記
憶するものであり、このコンデンサを複数個マト
リクス状に並べ、同一ビツト線上に並ぶコンデン
サをスイツチング動作するMOSトランジスタを
介して共通に接続し、そして選択されたコンデン
サが放電又は充電してビツト線に与える電圧変化
を検出する。この電圧変化は集積ビツト数が多い
現実のメモリ素子では、主としてビツト線の持つ
寄生容量成分のために極めて微小な値となり、こ
れを効率良く増幅する目的でいわゆるセンスアン
プが用いられる。
ると、MOSコンデンサに蓄積された電荷の有無
（厳密には大小）を２値情報の1.0に対応させて記
憶するものであり、このコンデンサを複数個マト
リクス状に並べ、同一ビツト線上に並ぶコンデン
サをスイツチング動作するMOSトランジスタを
介して共通に接続し、そして選択されたコンデン
サが放電又は充電してビツト線に与える電圧変化
を検出する。この電圧変化は集積ビツト数が多い
現実のメモリ素子では、主としてビツト線の持つ
寄生容量成分のために極めて微小な値となり、こ
れを効率良く増幅する目的でいわゆるセンスアン
プが用いられる。
第１図は基本的なセンスアンプ回路とメモリセ
ル等を示したものである。Q1，Q2，Q5はセンス
アンプSAを構成するフリツプフロツプ用とプル
ダウン用トランジスタであり、またQ3，Q4はビ
ツト線BL，への予備充電（プリチヤージ）用
トランジスタである。ＣSはメモリセルMCのコ
ンデンサ、ＣdはダミーメモリセルDMCのコンデ
ンサで、通常ＣdはＣSの２分の１に近い値に設計
する。
ル等を示したものである。Q1，Q2，Q5はセンス
アンプSAを構成するフリツプフロツプ用とプル
ダウン用トランジスタであり、またQ3，Q4はビ
ツト線BL，への予備充電（プリチヤージ）用
トランジスタである。ＣSはメモリセルMCのコ
ンデンサ、ＣdはダミーメモリセルDMCのコンデ
ンサで、通常ＣdはＣSの２分の１に近い値に設計
する。
この回路の読出し動作は次のようになる。まず
プリチヤージ信号φpによつてトランジスタQ3，
Q4がオンになるとビツト線BL，は電源電圧Ｖ
DDもしくはこれに近い高電位に充電される。同時
にトランジスタQ8もオンとなりダミーメモリセ
ルDMCが放電して、MOSコンデンサＣdの半導体
表面を電子充満状態にする。プリチヤージを終了
してトランジスタQ3，Q4，Q8をオフとしたあ
と、ワード線WL，DWLの駆動信号φWによつて
転送トランジスタQ6，Q7をオンにし、ビツト線
BL，にプリチヤージされた電荷とメモリセル
MC，ダミーメモリセルDMCとの間で電荷の再分
配を生じさせる。例えばメモリセルMCのコンデ
ンサＣSが電子充満状態であると、ＣSの電子はト
ランジスタQ6を通してビツト線BLへ流出し、そ
の電位をわずかに低下させる。一方、ダミーメモ
リセルDMCの方もコンデンサＣdは電子をビツト
線へ放出するためビツト線電位はわずかに降
下するが、ＣdはＣSの約２分の１の大きさのた
め、ＣS側の電位がより多く降下している。
プリチヤージ信号φpによつてトランジスタQ3，
Q4がオンになるとビツト線BL，は電源電圧Ｖ
DDもしくはこれに近い高電位に充電される。同時
にトランジスタQ8もオンとなりダミーメモリセ
ルDMCが放電して、MOSコンデンサＣdの半導体
表面を電子充満状態にする。プリチヤージを終了
してトランジスタQ3，Q4，Q8をオフとしたあ
と、ワード線WL，DWLの駆動信号φWによつて
転送トランジスタQ6，Q7をオンにし、ビツト線
BL，にプリチヤージされた電荷とメモリセル
MC，ダミーメモリセルDMCとの間で電荷の再分
配を生じさせる。例えばメモリセルMCのコンデ
ンサＣSが電子充満状態であると、ＣSの電子はト
ランジスタQ6を通してビツト線BLへ流出し、そ
の電位をわずかに低下させる。一方、ダミーメモ
リセルDMCの方もコンデンサＣdは電子をビツト
線へ放出するためビツト線電位はわずかに降
下するが、ＣdはＣSの約２分の１の大きさのた
め、ＣS側の電位がより多く降下している。
次にクロツクφSによりセンス動作を行いトラ
ンジスタQ5を導通させるとトランジスタQ1は導
通が加速されそのドレイン電位は更に降下する。
一方トランジスタQ2はほとんど導通せず、その
ドレイン電位は高いままに保たれる。この結果ビ
ツト線BL，間の電位差は一方の降下によつて
増幅されたことになる。メモリセルMCの情報が
逆で、コンデンサＣSが電子空乏状態の場合には
MOSコンデンサＣSの半導体表面電位はプリチヤ
ージされたビツト線BLと同じためビツト線BLの
電位変化は生じない。一方ダミーメモリセル
DMC側はわずかな電位降下が生じるため、セン
ス動作によつてこの場合はトランジスタQ2側の
ビツト線電位が一方的に降下してセル情報を
増幅する。
ンジスタQ5を導通させるとトランジスタQ1は導
通が加速されそのドレイン電位は更に降下する。
一方トランジスタQ2はほとんど導通せず、その
ドレイン電位は高いままに保たれる。この結果ビ
ツト線BL，間の電位差は一方の降下によつて
増幅されたことになる。メモリセルMCの情報が
逆で、コンデンサＣSが電子空乏状態の場合には
MOSコンデンサＣSの半導体表面電位はプリチヤ
ージされたビツト線BLと同じためビツト線BLの
電位変化は生じない。一方ダミーメモリセル
DMC側はわずかな電位降下が生じるため、セン
ス動作によつてこの場合はトランジスタQ2側の
ビツト線電位が一方的に降下してセル情報を
増幅する。
このようにダミーメモルセルDMCはメモリセ
ルMCの半分の蓄積容量のため、ビツト線に２
値情報0.1の中間の電位を与えることができる。
ＣdをＣSの約1/2の容量に設計することのメリツ
トは、素子形成用能動領域の面積をメモリセルと
ダミーメモリセル間で変えるだけで相対的容量比
が精度良く確定できることで、こうすることによ
つて使用半導体基板の濃度又は蓄積部の誘電体膜
厚が変化しても容量比に変化が生じないこと、ま
た電源電圧が変化しても蓄積電荷比は変化せず、
あらゆる変化に対して蓄積情報が安定であり、ま
たビツト線をほぼ電源電圧まで高電位にプリチヤ
ージする場合はダミーメモリセルを０ボルト即ち
接地電位にプリチヤージすればよく、特別な電源
を要しない簡便さ、等の利点が導びき出される。
これに対し、ダミーメモリセルの蓄積容量部分に
接合容量を用いたり、メモリセル部とは違う誘電
体膜等を用いると、基板濃度、基板バイアス電圧
の変化等に敏感になり特別な補償回路がない限り
動作マージンが狭くなる。
ルMCの半分の蓄積容量のため、ビツト線に２
値情報0.1の中間の電位を与えることができる。
ＣdをＣSの約1/2の容量に設計することのメリツ
トは、素子形成用能動領域の面積をメモリセルと
ダミーメモリセル間で変えるだけで相対的容量比
が精度良く確定できることで、こうすることによ
つて使用半導体基板の濃度又は蓄積部の誘電体膜
厚が変化しても容量比に変化が生じないこと、ま
た電源電圧が変化しても蓄積電荷比は変化せず、
あらゆる変化に対して蓄積情報が安定であり、ま
たビツト線をほぼ電源電圧まで高電位にプリチヤ
ージする場合はダミーメモリセルを０ボルト即ち
接地電位にプリチヤージすればよく、特別な電源
を要しない簡便さ、等の利点が導びき出される。
これに対し、ダミーメモリセルの蓄積容量部分に
接合容量を用いたり、メモリセル部とは違う誘電
体膜等を用いると、基板濃度、基板バイアス電圧
の変化等に敏感になり特別な補償回路がない限り
動作マージンが狭くなる。
第２図はダミーメモリセルの具体的な回路例
で、蓄積容量部はゲートをＶDD（電源電圧）に接
続したMIS FET Q10であり、そのソース（又は
ドレイン）電極をビツト線との結合用の転送
トランジスタQ9に接続し、他方の電極をプリチ
ヤージ用の制御トランジスタQ11に接続してい
る。このようにすることによつてトランジスタ
Q11を接続したことによるダミーメモリセルへの
悪影響、即ちメモリセル部分との電気的特性の相
違の生じる可能性が少くなる。第３図はその断面
構造例で、２層多結晶シリコン電極構造の場合を
示したものである。同図に示すように第１層目の
多結晶シリコン層１でトランジスタQ10のゲート
電極、即ち電荷蓄積部分Ｃdの一方の電極を形成
する。転送トランジスタQ9，書込制御トランジ
スタQ11のゲートは第２層目の多結晶シリコン層
２ａ，２ｂで作り、第１層目の多結晶シリコン層
１の酸化による絶縁膜３を介して一部をオーバー
ラツプさせる。このことで各トランジスタ間を結
ぶソース，ドレイン電極用のn+拡散層は不要と
なり、セルの寸法が小型化される。４はｐ型シリ
コン半導体基板、５は該基板を酸化したゲート酸
化膜（誘電体膜）である。
で、蓄積容量部はゲートをＶDD（電源電圧）に接
続したMIS FET Q10であり、そのソース（又は
ドレイン）電極をビツト線との結合用の転送
トランジスタQ9に接続し、他方の電極をプリチ
ヤージ用の制御トランジスタQ11に接続してい
る。このようにすることによつてトランジスタ
Q11を接続したことによるダミーメモリセルへの
悪影響、即ちメモリセル部分との電気的特性の相
違の生じる可能性が少くなる。第３図はその断面
構造例で、２層多結晶シリコン電極構造の場合を
示したものである。同図に示すように第１層目の
多結晶シリコン層１でトランジスタQ10のゲート
電極、即ち電荷蓄積部分Ｃdの一方の電極を形成
する。転送トランジスタQ9，書込制御トランジ
スタQ11のゲートは第２層目の多結晶シリコン層
２ａ，２ｂで作り、第１層目の多結晶シリコン層
１の酸化による絶縁膜３を介して一部をオーバー
ラツプさせる。このことで各トランジスタ間を結
ぶソース，ドレイン電極用のn+拡散層は不要と
なり、セルの寸法が小型化される。４はｐ型シリ
コン半導体基板、５は該基板を酸化したゲート酸
化膜（誘電体膜）である。
第４図はダミーメモリDMCの平面パターンの
１例であり、第３図は第４図のＹ―Y′断面に対
応する。第４図でハツチを施した部分６は素子形
成能動領域（アクテイブ領域）であり、その一部
（第３図左側のn+領域）はビツト線BLである。ま
た、ダミーワード線DWLおよびプリチヤージ線
PLはアルミニウム配線層であり、７は電源ライ
ンである。
１例であり、第３図は第４図のＹ―Y′断面に対
応する。第４図でハツチを施した部分６は素子形
成能動領域（アクテイブ領域）であり、その一部
（第３図左側のn+領域）はビツト線BLである。ま
た、ダミーワード線DWLおよびプリチヤージ線
PLはアルミニウム配線層であり、７は電源ライ
ンである。
上記構成において第１層，第２層多結晶シリコ
ン間のオーバーラツプ寸法ａは、マスクの位置合
せ精度に依存するが、通常２〜３μｍ必要であ
る。また第２層多結晶シリコン層２ａ，２ｂ間の
パターンギヤツプ寸法ｇは、加工精度に依存する
が通常２〜３μｍ程度である。ダミーメモリセル
を最も小型化した場合は、第４図を例にとると、
蓄積部分の幅Ｗは転送トランジスタ部分と同じ
Wminとし、第１層，第２層の多結晶シリコン層
の重なりａは最小値amin，ゲート間寸法ｇは最
小値gminとなる。このとき蓄積部分の寸法は
（２a＋gmin）×Winとなる。従つてメモリセルは
ダミーセルの２倍であるから蓄積部分の面積とし
ておむね（2amin＋gmin）×Wmin×２程度まで
は小型化できるが、これ以下の面積とするにはダ
ミーメモリセルDMCの各部寸法を最小値以下に
しなければならない（リアルセルの方がトランジ
スタ１つ少なくてよいのでむしろ小型にできる）
ので、製造技術上不可能である。このような事態
は通常起るものではないが能動素子領域が最小幅
Wminに近く、位置合せ余裕aminも比較的大きく
とつた設計で起りやすい。
ン間のオーバーラツプ寸法ａは、マスクの位置合
せ精度に依存するが、通常２〜３μｍ必要であ
る。また第２層多結晶シリコン層２ａ，２ｂ間の
パターンギヤツプ寸法ｇは、加工精度に依存する
が通常２〜３μｍ程度である。ダミーメモリセル
を最も小型化した場合は、第４図を例にとると、
蓄積部分の幅Ｗは転送トランジスタ部分と同じ
Wminとし、第１層，第２層の多結晶シリコン層
の重なりａは最小値amin，ゲート間寸法ｇは最
小値gminとなる。このとき蓄積部分の寸法は
（２a＋gmin）×Winとなる。従つてメモリセルは
ダミーセルの２倍であるから蓄積部分の面積とし
ておむね（2amin＋gmin）×Wmin×２程度まで
は小型化できるが、これ以下の面積とするにはダ
ミーメモリセルDMCの各部寸法を最小値以下に
しなければならない（リアルセルの方がトランジ
スタ１つ少なくてよいのでむしろ小型にできる）
ので、製造技術上不可能である。このような事態
は通常起るものではないが能動素子領域が最小幅
Wminに近く、位置合せ余裕aminも比較的大きく
とつた設計で起りやすい。
本発明はダミーメモリセルをメモリセルとほぼ
同一面積，同一蓄積容量とし、代りにダミーメモ
リセルをリアルセルに対する情報0.1書込電圧の
中間の電圧で書込むことでセンス可能とし、こう
してパターン設計が容易な高集積度メモリを実現
可能にしようとするものである。このメモリでは
上記中間電圧を発生する必要があるが、この中間
電圧をメモリセルの書込電圧つまり充電電源電圧
にトラツキングさせて電源変動に対する動作マー
ジンを広くし得る該中間電圧発生回路を提供する
ことも本発明の他の目的である。
同一面積，同一蓄積容量とし、代りにダミーメモ
リセルをリアルセルに対する情報0.1書込電圧の
中間の電圧で書込むことでセンス可能とし、こう
してパターン設計が容易な高集積度メモリを実現
可能にしようとするものである。このメモリでは
上記中間電圧を発生する必要があるが、この中間
電圧をメモリセルの書込電圧つまり充電電源電圧
にトラツキングさせて電源変動に対する動作マー
ジンを広くし得る該中間電圧発生回路を提供する
ことも本発明の他の目的である。
ダミーメモリセルに0.1の中間電圧を書込む概
念は従来よりあつた。しかし実際にはICチツプ
内に正確な電圧発生回路を内蔵させることよりも
蓄積部分の面積で制御する方がはるかに容易で精
度良く、しかも各種パラメータに対するマージン
がとりやすいため、この面積比の寸法が主として
とられている。これが不可能な場合でも厚さの異
なる相対的に厚い誘電体膜を用いて構成する、或
いは接合容量を用いる等の方法によりダミーメモ
リセルの蓄積部分ＣdをＣSの1/2にすることが行
なわれて来たが、これらの場合誘電体膜厚のわず
かな相違や基板不純物濃度の違い等により動作の
不安定要因をもつ欠点がある。
念は従来よりあつた。しかし実際にはICチツプ
内に正確な電圧発生回路を内蔵させることよりも
蓄積部分の面積で制御する方がはるかに容易で精
度良く、しかも各種パラメータに対するマージン
がとりやすいため、この面積比の寸法が主として
とられている。これが不可能な場合でも厚さの異
なる相対的に厚い誘電体膜を用いて構成する、或
いは接合容量を用いる等の方法によりダミーメモ
リセルの蓄積部分ＣdをＣSの1/2にすることが行
なわれて来たが、これらの場合誘電体膜厚のわず
かな相違や基板不純物濃度の違い等により動作の
不安定要因をもつ欠点がある。
メモリセルへの充電電圧の1/2、場合によつて
はこの値を若干修正した値を含めて1/nの電圧を
発生させる回路の最も簡単なものは第５図ａに示
す抵抗分圧方式である。Ｖpはプリチヤージ電圧
で通常は電源電圧ＶDDである。ＶpdはＶpを抵抗
R1，R2で分割したダミーメモリセルへのプリチ
ヤージ電圧であるが、常時消費電力を小にしよう
とすればこの回路では抵抗R1，R2を大にせねば
ならず、しかしこれでは負荷変動に対する電圧Ｖ
pdのレギユレーシヨンが悪い。また抵抗R1，R2
を小さくすればレギユレーシヨンは向上するが、
定常消費電力が増加するので好ましくない。抵抗
R1，R2をMISFETのチヤンネルとし、該FETの
利得定数を変えてR1，R2比を設定する場合も同
じである。ｂはプリチヤージ電源Ｖpから、MIS
トランジスタQ12，Q13のしきい値ＶT1，ＶT2だけ
低下したものを電圧Ｖpdとして供給する回路例
で、ダミーメモリセルは容量性負荷となるためこ
の回路では定常消費電力はなく、またこのような
接続のMISトランジスタは二乗型の電圧電流特性
を示すためレギユレーシヨンもａの回路を比べて
すぐれている。しかしＶpの変動はそのままＶpd
に現われるから率としてはＶp側よりも大きく、
電源電圧変動マージンをとりにくい。ｃはいわゆ
るシリーズレギユレータ回路をしきい値ＶTの
MISトランジスタQ14で構成したもので、定常消
費電力もR3，R4を大きな値にすれば問題にはな
らず、Ｖpに比例した電圧をＶpdとして発生で
き、かつレギユレーシヨンも良い。ところがダミ
ーメモリセルへの充電電源に第５図ｃに示す回路
１０を用いた場合、通常の抵抗負荷に対する場合
と異なり、動作上問題を生じる。
はこの値を若干修正した値を含めて1/nの電圧を
発生させる回路の最も簡単なものは第５図ａに示
す抵抗分圧方式である。Ｖpはプリチヤージ電圧
で通常は電源電圧ＶDDである。ＶpdはＶpを抵抗
R1，R2で分割したダミーメモリセルへのプリチ
ヤージ電圧であるが、常時消費電力を小にしよう
とすればこの回路では抵抗R1，R2を大にせねば
ならず、しかしこれでは負荷変動に対する電圧Ｖ
pdのレギユレーシヨンが悪い。また抵抗R1，R2
を小さくすればレギユレーシヨンは向上するが、
定常消費電力が増加するので好ましくない。抵抗
R1，R2をMISFETのチヤンネルとし、該FETの
利得定数を変えてR1，R2比を設定する場合も同
じである。ｂはプリチヤージ電源Ｖpから、MIS
トランジスタQ12，Q13のしきい値ＶT1，ＶT2だけ
低下したものを電圧Ｖpdとして供給する回路例
で、ダミーメモリセルは容量性負荷となるためこ
の回路では定常消費電力はなく、またこのような
接続のMISトランジスタは二乗型の電圧電流特性
を示すためレギユレーシヨンもａの回路を比べて
すぐれている。しかしＶpの変動はそのままＶpd
に現われるから率としてはＶp側よりも大きく、
電源電圧変動マージンをとりにくい。ｃはいわゆ
るシリーズレギユレータ回路をしきい値ＶTの
MISトランジスタQ14で構成したもので、定常消
費電力もR3，R4を大きな値にすれば問題にはな
らず、Ｖpに比例した電圧をＶpdとして発生で
き、かつレギユレーシヨンも良い。ところがダミ
ーメモリセルへの充電電源に第５図ｃに示す回路
１０を用いた場合、通常の抵抗負荷に対する場合
と異なり、動作上問題を生じる。
これを第６図で説明する。同図のダミーメモリ
セルDMCはプリチヤージ用トランジスタQ21，蓄
積容量Ｃd用トランジスタQ22，転送トランジスタ
Q23で構成され、またメモリセルMCは蓄積容量
ＣSと転送トランジスタQ20で構成される。Q17，
Q18はセンスアンプSAのプリチヤージ用トランジ
スタであり、またQ15，Q16でそのフリツプフロ
ツプ用トランジスタ、Q19はプルダウン用トラン
ジスタである。こゝでメモリセルMCは電子充満
状態、ダミーメモリセルDMCは中間状態にプリ
チヤージされ、またビツト線BL，はＶp（通
常Ｖp＝ＶDD）にプリチヤージされているとす
る。ワード線がデコーダの動作で選択され、ワー
ド線WLとダミーワード線DWLがクロツクφWで
駆動されると、ビツト線BL，とセルMC，
DMC間で電荷再分配が起る。即ちダミーメモリ
セルDMC側ではキヤパシターQ22は、自身のもつ
容量よりもはるかに大きいビツト線の寄生容
量に充電された電圧で充電され、中間状態から完
全に電子を放出した状態、即ち電圧で言うならば
Ｖpにほぼ等しい高電位になる。リアルセル側は
電子充満状態であるからビツト線BLの電位を
やゝ大きく下げ、このためセンス動作によりセン
スアンプSAはトランジスタQ16側が導通し、ビツ
ト線BLの電位を接地電位まで引下げるが、トラ
ンジスタQ15はオフであるからダミーメモリセル
側のビツト線は高電位のまゝである。これで
センス動作は完了するが、問題は以下の動作過程
にある。
セルDMCはプリチヤージ用トランジスタQ21，蓄
積容量Ｃd用トランジスタQ22，転送トランジスタ
Q23で構成され、またメモリセルMCは蓄積容量
ＣSと転送トランジスタQ20で構成される。Q17，
Q18はセンスアンプSAのプリチヤージ用トランジ
スタであり、またQ15，Q16でそのフリツプフロ
ツプ用トランジスタ、Q19はプルダウン用トラン
ジスタである。こゝでメモリセルMCは電子充満
状態、ダミーメモリセルDMCは中間状態にプリ
チヤージされ、またビツト線BL，はＶp（通
常Ｖp＝ＶDD）にプリチヤージされているとす
る。ワード線がデコーダの動作で選択され、ワー
ド線WLとダミーワード線DWLがクロツクφWで
駆動されると、ビツト線BL，とセルMC，
DMC間で電荷再分配が起る。即ちダミーメモリ
セルDMC側ではキヤパシターQ22は、自身のもつ
容量よりもはるかに大きいビツト線の寄生容
量に充電された電圧で充電され、中間状態から完
全に電子を放出した状態、即ち電圧で言うならば
Ｖpにほぼ等しい高電位になる。リアルセル側は
電子充満状態であるからビツト線BLの電位を
やゝ大きく下げ、このためセンス動作によりセン
スアンプSAはトランジスタQ16側が導通し、ビツ
ト線BLの電位を接地電位まで引下げるが、トラ
ンジスタQ15はオフであるからダミーメモリセル
側のビツト線は高電位のまゝである。これで
センス動作は完了するが、問題は以下の動作過程
にある。
即ち、クロツクφWが下降するとメモリセル
MCはビツト線BLから切離されるが、センスアン
プの上記動作で該セルMCは電子充満状態にな
り、リフレツシユされるが、ダミーメモリセル
DMC側は中間状態から電子空乏状態に変わり、
それを再び中間状態へ戻すリフレツシユ動作は行
なわれていない。このため次に再び読出し動作を
行なうために信号φpでプリチヤージ回路を駆動
すると、前回の読出しで電子空乏状態となつてい
る、ダミーメモリセル側から電源線Ｖpdが逆充電
され、その電位は中間電位よりも上昇してしま
う。この状態では回路１０のレギユレータ用トラ
ンジスタQ14はカツトオフとなるため、上昇した
電位は接合等によるリークで低下していく以外に
なく、規定のプリチヤージ電圧が得られなくな
る。
MCはビツト線BLから切離されるが、センスアン
プの上記動作で該セルMCは電子充満状態にな
り、リフレツシユされるが、ダミーメモリセル
DMC側は中間状態から電子空乏状態に変わり、
それを再び中間状態へ戻すリフレツシユ動作は行
なわれていない。このため次に再び読出し動作を
行なうために信号φpでプリチヤージ回路を駆動
すると、前回の読出しで電子空乏状態となつてい
る、ダミーメモリセル側から電源線Ｖpdが逆充電
され、その電位は中間電位よりも上昇してしま
う。この状態では回路１０のレギユレータ用トラ
ンジスタQ14はカツトオフとなるため、上昇した
電位は接合等によるリークで低下していく以外に
なく、規定のプリチヤージ電圧が得られなくな
る。
そこで本発明ではダミーメモリセルのプリチヤ
ージ電源電圧をブリチヤージ動作初期に所定プリ
チヤージ電圧以下に低下させてダミーセルの放電
を行なわせ、該動作終了後シリーズレギユレータ
回路を通して該セルを所定中間電位に充電可能に
する。第７図にその実施例を示す。同図ａは回路
図、ｂはクロツクパルス波形及びプリチヤージ電
源の電圧波形であるが、ａの実施例回路は第５図
ｃの直列型電圧レギユレータ回路１０にトランジ
スタQ24〜Q27を追加したものである。トランジ
スタQ25，Q26はダイオード接続されており、こ
れらと直列にスイツチング用のトランジスタQ27
が接続され、Q25〜Q27の直列回路は放電回路１
１としてＶpdとアース間に介在する。スイツチン
グトランジスタQ24はレギユレータトランジスタ
Q14のゲートとアース間に介在し、Q27と共に新
たなクロツクφp′で駆動される。
ージ電源電圧をブリチヤージ動作初期に所定プリ
チヤージ電圧以下に低下させてダミーセルの放電
を行なわせ、該動作終了後シリーズレギユレータ
回路を通して該セルを所定中間電位に充電可能に
する。第７図にその実施例を示す。同図ａは回路
図、ｂはクロツクパルス波形及びプリチヤージ電
源の電圧波形であるが、ａの実施例回路は第５図
ｃの直列型電圧レギユレータ回路１０にトランジ
スタQ24〜Q27を追加したものである。トランジ
スタQ25，Q26はダイオード接続されており、こ
れらと直列にスイツチング用のトランジスタQ27
が接続され、Q25〜Q27の直列回路は放電回路１
１としてＶpdとアース間に介在する。スイツチン
グトランジスタQ24はレギユレータトランジスタ
Q14のゲートとアース間に介在し、Q27と共に新
たなクロツクφp′で駆動される。
動作は次の通りである。まず、プリチヤージ動
作初期にクロツクφp′でトランジスタQ24をオン
にしてレギユレータのトランジスタQ14をオフさ
せ、同時にトランジスタQ27をオンさせることに
より出力電圧ＶpdをトランジスタQ25，Q26のしき
い値合計分V1まで低下させる（t0はプリチヤージ
開始時点）。第７図ｂは電源電圧およびプリチヤ
ージ電圧を5Vとした例で、クロツクφpはブート
ストラツプにより約7Vに昇圧されている。φpの
立上りと同時にφp′を立上らせるので、放電回路
１１によりダミーメモリセルへのプリチヤージ電
源ＶpdはトランジスタQ25，Q26のしきい値の合計
値V1（約２，3V）まで電圧を低下させる。なお
詳しくは該放電回路の内部インピーダンスのため
初期にダミーメモリセルの放電による電圧上昇
V0が生じている。クロツクφp′はクロツクφpの
前半だけ存在するので、後半はトランジスタ
Q24，Q27がオフとなるため、以後Ｖpdはレギユレ
ータ回路１０により２値情報１，０の中間値V2
へ上昇する。従つて、プリチヤージ動作初期にＶ
pdが逆充電されることがあつてもこれは放電回路
１１で放電されるので、後半の電圧ＶpdがV2以上
に上昇してしまう不都合は避けられる。
作初期にクロツクφp′でトランジスタQ24をオン
にしてレギユレータのトランジスタQ14をオフさ
せ、同時にトランジスタQ27をオンさせることに
より出力電圧ＶpdをトランジスタQ25，Q26のしき
い値合計分V1まで低下させる（t0はプリチヤージ
開始時点）。第７図ｂは電源電圧およびプリチヤ
ージ電圧を5Vとした例で、クロツクφpはブート
ストラツプにより約7Vに昇圧されている。φpの
立上りと同時にφp′を立上らせるので、放電回路
１１によりダミーメモリセルへのプリチヤージ電
源ＶpdはトランジスタQ25，Q26のしきい値の合計
値V1（約２，3V）まで電圧を低下させる。なお
詳しくは該放電回路の内部インピーダンスのため
初期にダミーメモリセルの放電による電圧上昇
V0が生じている。クロツクφp′はクロツクφpの
前半だけ存在するので、後半はトランジスタ
Q24，Q27がオフとなるため、以後Ｖpdはレギユレ
ータ回路１０により２値情報１，０の中間値V2
へ上昇する。従つて、プリチヤージ動作初期にＶ
pdが逆充電されることがあつてもこれは放電回路
１１で放電されるので、後半の電圧ＶpdがV2以上
に上昇してしまう不都合は避けられる。
第８図は本発明の他の実施例である。この回路
はMOSトランジスタを用いたアナログ演算回路
を構成しており、その出力電圧Ｖpdをプリチヤー
ジ電源として用いている。従来MOSメモリのよ
うなデイジタル回路内にアナログ型回路が利用さ
れる例は殆んどない。その理由は、必要性がなか
つたことも事実であるが、むしろｎチヤネル型あ
るいはｐチヤネル型のみで構成する場合に回路設
計上の自由度が少なく、所望の特性が得にくいこ
とがあげられる。しかし電圧レギユレータの誤差
増幅器のように用途が限られた範囲では単一チヤ
ネルの半導体装置にもアナログ回路の形式は可能
である。即ち第８図の回路の出力電圧Ｖpdは電源
電圧ＶDDの概略1/2で固定されており、演算増幅
器のように出力振幅を広くとる必要がないためで
ある。
はMOSトランジスタを用いたアナログ演算回路
を構成しており、その出力電圧Ｖpdをプリチヤー
ジ電源として用いている。従来MOSメモリのよ
うなデイジタル回路内にアナログ型回路が利用さ
れる例は殆んどない。その理由は、必要性がなか
つたことも事実であるが、むしろｎチヤネル型あ
るいはｐチヤネル型のみで構成する場合に回路設
計上の自由度が少なく、所望の特性が得にくいこ
とがあげられる。しかし電圧レギユレータの誤差
増幅器のように用途が限られた範囲では単一チヤ
ネルの半導体装置にもアナログ回路の形式は可能
である。即ち第８図の回路の出力電圧Ｖpdは電源
電圧ＶDDの概略1/2で固定されており、演算増幅
器のように出力振幅を広くとる必要がないためで
ある。
以下第８図の回路動作を説明する。トランジス
タQ28，Q29はデイプレツシヨン型のトランジス
タQ32をソース共通定電流源とする差動アンプ１
２を構成しており、デイプレツシヨン型のトラン
ジスタQ30，Q31がその負荷となる。トランジス
タQ28の出力はデイプレツシヨン型トランジスタ
Q35を定電流負荷とするトランジスタQ33のソー
スフオロワー回路１３へ接続され、ダイオード接
続されたトランジスタQ34によつてレベルシフト
して出力段のトランジスタQ37を駆動する。トラ
ンジスタQ36は差動アンプ１２の他方のトランジ
スタQ29によつて駆動されるため、出力段の一対
のトランジスタQ36，Q37は互いに逆相となる、
いわゆるプツシユプル動作をする。出力電圧Ｖpd
はトランジスタQ29のゲートに直結されているた
め100％の負帰還がかかつており、トランジスタ
Q28のゲートから見た電圧利得は１である。従つ
てトランジスタQ28のゲートを、抵抗R5，R6から
なる電圧レギユレータ回路１４によりＶDDにトラ
ツキングする基準電圧ＶSに接続することによ
り、同じ電圧が出力に得られる。R5，R6として
は拡散等による純抵抗を用いても良いしFETの
チヤネルを用いても良い。何らかの理由で出力電
圧Ｖpdが上昇した場合、差動アンプ１２のトラン
ジスタQ29のドレイン電流が増大し、逆にトラン
ジスタQ28のそれが減少するので、トランジスタ
Q36はカツトオフに向い、逆にトランジスタQ37
は導通が促進されて上昇した出力電圧を引下げ
る。Ｖpdが下降した場合はこの逆に動作するので
Ｖpdは常に設定電位ＶSに保たれる。従つてダミ
ーメモリセルをプリチヤージした場合、蓄積容量
からの逆充電による電圧変動に対し第５図ｃに示
したシリーズレギユレータ回路と比べ高度な電圧
制御機能を有している。尚、第８図の回路は同様
機能を有するMOSアナログ増幅回路に置きかえ
ても同様の効果は期待される。
タQ28，Q29はデイプレツシヨン型のトランジス
タQ32をソース共通定電流源とする差動アンプ１
２を構成しており、デイプレツシヨン型のトラン
ジスタQ30，Q31がその負荷となる。トランジス
タQ28の出力はデイプレツシヨン型トランジスタ
Q35を定電流負荷とするトランジスタQ33のソー
スフオロワー回路１３へ接続され、ダイオード接
続されたトランジスタQ34によつてレベルシフト
して出力段のトランジスタQ37を駆動する。トラ
ンジスタQ36は差動アンプ１２の他方のトランジ
スタQ29によつて駆動されるため、出力段の一対
のトランジスタQ36，Q37は互いに逆相となる、
いわゆるプツシユプル動作をする。出力電圧Ｖpd
はトランジスタQ29のゲートに直結されているた
め100％の負帰還がかかつており、トランジスタ
Q28のゲートから見た電圧利得は１である。従つ
てトランジスタQ28のゲートを、抵抗R5，R6から
なる電圧レギユレータ回路１４によりＶDDにトラ
ツキングする基準電圧ＶSに接続することによ
り、同じ電圧が出力に得られる。R5，R6として
は拡散等による純抵抗を用いても良いしFETの
チヤネルを用いても良い。何らかの理由で出力電
圧Ｖpdが上昇した場合、差動アンプ１２のトラン
ジスタQ29のドレイン電流が増大し、逆にトラン
ジスタQ28のそれが減少するので、トランジスタ
Q36はカツトオフに向い、逆にトランジスタQ37
は導通が促進されて上昇した出力電圧を引下げ
る。Ｖpdが下降した場合はこの逆に動作するので
Ｖpdは常に設定電位ＶSに保たれる。従つてダミ
ーメモリセルをプリチヤージした場合、蓄積容量
からの逆充電による電圧変動に対し第５図ｃに示
したシリーズレギユレータ回路と比べ高度な電圧
制御機能を有している。尚、第８図の回路は同様
機能を有するMOSアナログ増幅回路に置きかえ
ても同様の効果は期待される。
以上述べたように本発明によれば、ダミーメモ
リセル側の予備充電電圧を２値情報0.1の中間値
に設定する場合でもメモリセルと同面積，同容量
の電荷蓄積部でよいので、メモリセルを制造技術
上の限界まで高密度化できる利点がある。
リセル側の予備充電電圧を２値情報0.1の中間値
に設定する場合でもメモリセルと同面積，同容量
の電荷蓄積部でよいので、メモリセルを制造技術
上の限界まで高密度化できる利点がある。
第１図はダイナミツク型ランダムアクセスメモ
リの概略構成図、第２図〜第４図はダミーメモリ
セルの具体例を示す回路図、断面構造図および平
面パターン図、第５図ａ〜ｃはダミーメモリセル
に対する各種プリチヤージ電源の回路図、第６図
は第５図ｃの回路の問題点を説明するための回路
図、第７図ａ，ｂは本発明の一実施例を示す予備
充電用電源回路の回路図および波形図、第８図は
本発明の他の実施例を示す予備充電用電源回路の
回路図である。 図中、MCはメモリセル、ＣSはその電荷蓄積
部、DMCはダミーメモリセル、Ｃd，Q10，Q22は
その電荷蓄積部、１は第１層の多結晶シリコン層
（導電層）、２ａ，２ｂは第２層の多結晶シリコン
層（導電層）、３は絶縁層、４は半導体基板、５
は誘電体膜、１０は直列型電圧レギユレータ回
路、１１は放電回路、１２は差動アンプ、１４は
電圧レギユレータ回路である。
リの概略構成図、第２図〜第４図はダミーメモリ
セルの具体例を示す回路図、断面構造図および平
面パターン図、第５図ａ〜ｃはダミーメモリセル
に対する各種プリチヤージ電源の回路図、第６図
は第５図ｃの回路の問題点を説明するための回路
図、第７図ａ，ｂは本発明の一実施例を示す予備
充電用電源回路の回路図および波形図、第８図は
本発明の他の実施例を示す予備充電用電源回路の
回路図である。 図中、MCはメモリセル、ＣSはその電荷蓄積
部、DMCはダミーメモリセル、Ｃd，Q10，Q22は
その電荷蓄積部、１は第１層の多結晶シリコン層
（導電層）、２ａ，２ｂは第２層の多結晶シリコン
層（導電層）、３は絶縁層、４は半導体基板、５
は誘電体膜、１０は直列型電圧レギユレータ回
路、１１は放電回路、１２は差動アンプ、１４は
電圧レギユレータ回路である。
Claims (1)
- １ 半導体基板表面上に誘電体膜を介して第１お
よび第２の導電層を設け、且つ第２の導電層の一
部を第１の導電層の上部に絶縁層を介して重なら
せ、さらに該第１の導電層を電荷蓄積部の一方の
電極とし、また第２の導電層の一方は転送用トラ
ンジスタのゲート電極とする１トランジスタ１蓄
積容量型の半導体記憶装置において、メモリセル
の電荷蓄積部とダミーメモリセルの電荷蓄積部と
を略同一面積、同一容量とし、さらに該メモリセ
ルに充電される電圧の略1/2の電圧を該ダミーメ
モリセルに予備充電する予備充電用電源回路を設
け、該予備充電用電源回路は、電源電圧を所定分
圧比に分圧する回路手段と、該分圧回路手段の分
圧出力に応じて前記予備充電用の電圧を出力する
ソースホロワ形式の出力トランジスタと、少なく
とも予備充電動作の初期に該出力トランジスタの
出力端の電位上昇を抑制する回路手段とを有する
ように構成したことを特徴とする、１トランジス
タ１蓄積容量型の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10487480A JPS5730193A (en) | 1980-07-30 | 1980-07-30 | Semiconductor storage device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10487480A JPS5730193A (en) | 1980-07-30 | 1980-07-30 | Semiconductor storage device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5730193A JPS5730193A (en) | 1982-02-18 |
| JPS6137705B2 true JPS6137705B2 (ja) | 1986-08-25 |
Family
ID=14392351
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10487480A Granted JPS5730193A (en) | 1980-07-30 | 1980-07-30 | Semiconductor storage device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5730193A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59180888A (ja) * | 1983-03-31 | 1984-10-15 | Fujitsu Ltd | 半導体記憶装置 |
| JPS6010494A (ja) * | 1983-06-29 | 1985-01-19 | Fujitsu Ltd | 半導体記憶装置 |
| JPS60185293A (ja) * | 1984-03-02 | 1985-09-20 | Fujitsu Ltd | 半導体記憶装置 |
| US4658382A (en) * | 1984-07-11 | 1987-04-14 | Texas Instruments Incorporated | Dynamic memory with improved dummy cell circuitry |
| JPH0612620B2 (ja) * | 1986-06-19 | 1994-02-16 | 日本電気株式会社 | ダイナミツク・ランダム・アクセス・メモリ装置 |
| KR100599696B1 (ko) * | 2005-05-25 | 2006-07-12 | 삼성에스디아이 주식회사 | 플라즈마 표시 장치 및 그 전원 장치 |
-
1980
- 1980-07-30 JP JP10487480A patent/JPS5730193A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5730193A (en) | 1982-02-18 |
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