JPH04311900A - 半導体読み出し専用メモリ - Google Patents
半導体読み出し専用メモリInfo
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- JPH04311900A JPH04311900A JP3077914A JP7791491A JPH04311900A JP H04311900 A JPH04311900 A JP H04311900A JP 3077914 A JP3077914 A JP 3077914A JP 7791491 A JP7791491 A JP 7791491A JP H04311900 A JPH04311900 A JP H04311900A
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- Japan
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- bit line
- memory cell
- memory
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
-
- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
- G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
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Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体読み出し専用メモ
リに関し、特に、メモリセルを構成するＭＯＳＦＥＴが
並列に接続されている半導体読み出し専用メモリに関す
る。
リに関し、特に、メモリセルを構成するＭＯＳＦＥＴが
並列に接続されている半導体読み出し専用メモリに関す
る。
【０００２】
【従来の技術】従来から広く用いられている半導体読み
出し専用メモリ（以下では、単にＲＯＭと称することも
ある）の等価回路を図５に示す。このＲＯＭは、ワード
線１と交差する複数本のビット線２に対して、ＭＯＳＦ
ＥＴから成るメモリセル３を並列に接続した横型ＲＯＭ
に構成されている。各ビット線２の配線材料としては、
金属を用いたもの、あるいは拡散を用いたものが知られ
ている（前者を金属ビット線、後者を拡散ビット線と呼
ぶ）。
出し専用メモリ（以下では、単にＲＯＭと称することも
ある）の等価回路を図５に示す。このＲＯＭは、ワード
線１と交差する複数本のビット線２に対して、ＭＯＳＦ
ＥＴから成るメモリセル３を並列に接続した横型ＲＯＭ
に構成されている。各ビット線２の配線材料としては、
金属を用いたもの、あるいは拡散を用いたものが知られ
ている（前者を金属ビット線、後者を拡散ビット線と呼
ぶ）。
【０００３】また、メモリセルを高密度化するために、
図６に示すように、ビット線を主ビット線Ｍｂｌ、Ｍｂ
ｌ＋１、…と、副ビット線ｂｍ２ｌ、ｂｍ２ｌ＋１、…
とから成る階層構造とする方式（以下、階層ビット線方
式と呼ぶ）が提案されている（特願昭６３−７５３００
号）。 この階層ビット線方式では、各メモリセルＭｍ２ｌ．２
等は隣り合う２本の副ビット線の間に並列に接続され、
それらは交互に奇バンクＢｍ２ｌ−１、…と偶バンクＢ
ｍ２ｌ、…の２グループに分けられている。これらのバ
ンクを選択するために、副ビット線の両端にはバンク選
択用のＭＯＳＦＥＴＱＯｍ．２ｌ、ＱＥｍ．２ｌ、…が
設けられており、これらのバンク選択用ＭＯＳＦＥＴに
はバンク選択線ＢＯｍ、ＢＥｍが接続されている。また
、主ビット線Ｍｂｌ、Ｍｂｌ＋１、…は、センスアンプ
ＳＡｌ等に、又はＭＯＳＦＥＴＱｌ＋１等を介してＧＮ
Ｄに接続されている。
図６に示すように、ビット線を主ビット線Ｍｂｌ、Ｍｂ
ｌ＋１、…と、副ビット線ｂｍ２ｌ、ｂｍ２ｌ＋１、…
とから成る階層構造とする方式（以下、階層ビット線方
式と呼ぶ）が提案されている（特願昭６３−７５３００
号）。 この階層ビット線方式では、各メモリセルＭｍ２ｌ．２
等は隣り合う２本の副ビット線の間に並列に接続され、
それらは交互に奇バンクＢｍ２ｌ−１、…と偶バンクＢ
ｍ２ｌ、…の２グループに分けられている。これらのバ
ンクを選択するために、副ビット線の両端にはバンク選
択用のＭＯＳＦＥＴＱＯｍ．２ｌ、ＱＥｍ．２ｌ、…が
設けられており、これらのバンク選択用ＭＯＳＦＥＴに
はバンク選択線ＢＯｍ、ＢＥｍが接続されている。また
、主ビット線Ｍｂｌ、Ｍｂｌ＋１、…は、センスアンプ
ＳＡｌ等に、又はＭＯＳＦＥＴＱｌ＋１等を介してＧＮ
Ｄに接続されている。
【０００４】階層ビット線方式のＲＯＭは図５に示した
一般的な横型ＲＯＭに対し、主ビット線の配線ピッチを
２倍にすることができ、また、ビット線における寄生容
量を減少することができるという特長を有する。さらに
、特に拡散ビット線方式の場合には、ビット線の配線抵
抗を大幅に低減することができるという特長も有してい
る。
一般的な横型ＲＯＭに対し、主ビット線の配線ピッチを
２倍にすることができ、また、ビット線における寄生容
量を減少することができるという特長を有する。さらに
、特に拡散ビット線方式の場合には、ビット線の配線抵
抗を大幅に低減することができるという特長も有してい
る。
【０００５】
【発明が解決しようとする課題】しかし、図６に示した
階層ビット線方式において、ビット線に拡散ビット線を
用いた場合、後述するようにバンク内のメモリセルの位
置による拡散抵抗の差が大きくなり、情報読み出しのた
めの放電電流がメモリセルの位置に応じて大きく変化す
るいう問題がある。また、拡散抵抗の値が大きいので放
電電流の値が小さく、高速読み出しには適さないという
問題がある。
階層ビット線方式において、ビット線に拡散ビット線を
用いた場合、後述するようにバンク内のメモリセルの位
置による拡散抵抗の差が大きくなり、情報読み出しのた
めの放電電流がメモリセルの位置に応じて大きく変化す
るいう問題がある。また、拡散抵抗の値が大きいので放
電電流の値が小さく、高速読み出しには適さないという
問題がある。
【０００６】例えば、バンク選択線ＢＯｍをハイ、他の
バンク選択線ＢＥｍをロー、ワード線ＷＬ１をハイとし
てメモリセルＭｍ２ｌ．１から情報を読み出す場合を考
える。 この場合には、主ビット線Ｍｂｌに接続されたトランジ
スタＱｌ（不図示）の制御信号ＶＧはローとされ、隣接
する主ビット線Ｍｂｌ−１に接続されたトランジスタＱ
ｌ−１の制御信号ＶＧはハイとされており、主ビット線
Ｍｂｌ−１はＧＮＤされている。従って、この場合の回
路は図７に示すようになる。放電電流ｉは、主ビット線
Ｍｂｌ→バンク選択用のＭＯＳＦＥＴＱＯｍ．２ｌ−１
→副ビット線ｂｍ．２ｌ−１→メモリセルＭｍ２ｌ．１
→副ビット線ｂｍ．２ｌ−２→主ビット線Ｍｂｌ−１の
経路を通って流れる。この経路中の副ビット線ｂｍ．２
ｌ−１及び副ビット線ｂｍ．２ｌ−２の拡散抵抗は、そ
のセル間毎の抵抗値をｒとすると、合計の抵抗値は２ｒ
となる。
バンク選択線ＢＥｍをロー、ワード線ＷＬ１をハイとし
てメモリセルＭｍ２ｌ．１から情報を読み出す場合を考
える。 この場合には、主ビット線Ｍｂｌに接続されたトランジ
スタＱｌ（不図示）の制御信号ＶＧはローとされ、隣接
する主ビット線Ｍｂｌ−１に接続されたトランジスタＱ
ｌ−１の制御信号ＶＧはハイとされており、主ビット線
Ｍｂｌ−１はＧＮＤされている。従って、この場合の回
路は図７に示すようになる。放電電流ｉは、主ビット線
Ｍｂｌ→バンク選択用のＭＯＳＦＥＴＱＯｍ．２ｌ−１
→副ビット線ｂｍ．２ｌ−１→メモリセルＭｍ２ｌ．１
→副ビット線ｂｍ．２ｌ−２→主ビット線Ｍｂｌ−１の
経路を通って流れる。この経路中の副ビット線ｂｍ．２
ｌ−１及び副ビット線ｂｍ．２ｌ−２の拡散抵抗は、そ
のセル間毎の抵抗値をｒとすると、合計の抵抗値は２ｒ
となる。
【０００７】一方、メモリセルＭｍ２ｌ．ｎから情報を
読み出す場合を考える。この場合の回路は図８に示すよ
うになり、その経路中の副ビット線ｂｍ．２ｌ−１及び
副ビット線ｂｍ．２ｌ−２の拡散抵抗の値は２ｎｒであ
る。副ビット線の拡散抵抗はこの場合に於いて最も大き
くなる。
読み出す場合を考える。この場合の回路は図８に示すよ
うになり、その経路中の副ビット線ｂｍ．２ｌ−１及び
副ビット線ｂｍ．２ｌ−２の拡散抵抗の値は２ｎｒであ
る。副ビット線の拡散抵抗はこの場合に於いて最も大き
くなる。
【０００８】このように、図６のＲＯＭでは、情報を読
み出すべきメモリセルの位置によって拡散抵抗の値が大
きく異なる。
み出すべきメモリセルの位置によって拡散抵抗の値が大
きく異なる。
【０００９】本発明はこのような現状に鑑みてなされた
ものであり、その目的とするところは、上記欠点を解消
し、高密度であり、なおかつ高速読み出しの可能なＲＯ
Ｍを提供することにある。
ものであり、その目的とするところは、上記欠点を解消
し、高密度であり、なおかつ高速読み出しの可能なＲＯ
Ｍを提供することにある。
【００１０】
【課題を解決するための手段】本発明の半導体読み出し
専用メモリは、平行に配線された複数の第１のビット線
、それぞれが、該第１のビット線の隣り合う２本の間に
並列に接続されたメモリセルから構成される複数のメモ
リセル群、該第１のビット線の２本に対して１本の割合
で設けられ、平行に配線された第２のビット線、奇数番
目の該第１のビット線の一端と、奇数番目の該第２のビ
ット線の一端との間に接続された第１のバンク選択用ス
イッチ群、及び偶数番目の該第１のビット線の一端と、
偶数番目の該第２のビット線の一端との間に接続された
第２のバンク選択用スイッチ群を備えており、そのこと
により上記目的が達成される。
専用メモリは、平行に配線された複数の第１のビット線
、それぞれが、該第１のビット線の隣り合う２本の間に
並列に接続されたメモリセルから構成される複数のメモ
リセル群、該第１のビット線の２本に対して１本の割合
で設けられ、平行に配線された第２のビット線、奇数番
目の該第１のビット線の一端と、奇数番目の該第２のビ
ット線の一端との間に接続された第１のバンク選択用ス
イッチ群、及び偶数番目の該第１のビット線の一端と、
偶数番目の該第２のビット線の一端との間に接続された
第２のバンク選択用スイッチ群を備えており、そのこと
により上記目的が達成される。
【００１１】前記第１及び第２のバンク選択用スイッチ
群は、隣接する２個の選択用スイッチの複数の対で構成
され、各対の２個のスイッチは同一の第２のビット線に
接続されている構成とするのが好適である。
群は、隣接する２個の選択用スイッチの複数の対で構成
され、各対の２個のスイッチは同一の第２のビット線に
接続されている構成とするのが好適である。
【００１２】また、前記メモリセル及び前記選択用スイ
ッチは、ＭＯＳＦＥＴとするのが好ましい。
ッチは、ＭＯＳＦＥＴとするのが好ましい。
【００１３】前記第１のビット線は拡散層により形成さ
れ、前記第２のビット線は金属線で形成されているのが
好ましい。
れ、前記第２のビット線は金属線で形成されているのが
好ましい。
【００１４】
【実施例】本発明を実施例について以下に説明する。
【００１５】図１に本発明の一実施例であるＲＯＭの回
路の一部を示す。また、図２に本実施例の半導体基板表
面のパターン図を示す。本実施例のＲＯＭも基本的には
階層ビット線方式を採用しており、ビット線は副ビット
線ＳＢ１、ＳＢ２、…と主ビット線ＭＢ１、ＭＢ２、…
とによって構成されている。各主ビット線（例えば、Ｍ
Ｂ１）は、奇数番目と偶数番目の２本の副ビット線（例
えば、ＳＢ１及びＳＢ２）の間に形成されている。各副
ビット線の間には、ＭＯＳＦＥＴである複数個のメモリ
セルＭｉｊが並列に接続されている。各列のメモリセル
Ｍｉｊのゲートはワード線ＷＬｊに接続されている。各
主ビット線ＭＢ１、ＭＢ２、…は、センスアンプＳＡ１
等に、又はトランジスタＱ２等を介してＧＮＤに接続さ
れている。
路の一部を示す。また、図２に本実施例の半導体基板表
面のパターン図を示す。本実施例のＲＯＭも基本的には
階層ビット線方式を採用しており、ビット線は副ビット
線ＳＢ１、ＳＢ２、…と主ビット線ＭＢ１、ＭＢ２、…
とによって構成されている。各主ビット線（例えば、Ｍ
Ｂ１）は、奇数番目と偶数番目の２本の副ビット線（例
えば、ＳＢ１及びＳＢ２）の間に形成されている。各副
ビット線の間には、ＭＯＳＦＥＴである複数個のメモリ
セルＭｉｊが並列に接続されている。各列のメモリセル
Ｍｉｊのゲートはワード線ＷＬｊに接続されている。各
主ビット線ＭＢ１、ＭＢ２、…は、センスアンプＳＡ１
等に、又はトランジスタＱ２等を介してＧＮＤに接続さ
れている。
【００１６】奇数番目の副ビット線ＳＢ２ｍ−１（ｍは
１以上の整数）のメモリセルＭｉ１側（図１に於いて上
側）の一端には、バンク選択用ＭＯＳＦＥＴＢＳＯ１、
ＢＳＯ２、…がそれぞれ接続されている。隣接する２個
のＭＯＳＦＥＴ（例えば、ＢＳＯ１及びＢＳＯ２）は、
それらの間に設けられた奇数番目の主ビット線（例えば
、ＭＢ１）にも接続されている。これらの奇数番目の副
ビット線に接続されたバンク選択用ＭＯＳＦＥＴＢＳＯ
１、ＢＳＯ２、…では、その１個置きに２本のバンク選
択線ＢＯ１、ＢＯ２のどちらかにそのゲートが接続され
ている。
１以上の整数）のメモリセルＭｉ１側（図１に於いて上
側）の一端には、バンク選択用ＭＯＳＦＥＴＢＳＯ１、
ＢＳＯ２、…がそれぞれ接続されている。隣接する２個
のＭＯＳＦＥＴ（例えば、ＢＳＯ１及びＢＳＯ２）は、
それらの間に設けられた奇数番目の主ビット線（例えば
、ＭＢ１）にも接続されている。これらの奇数番目の副
ビット線に接続されたバンク選択用ＭＯＳＦＥＴＢＳＯ
１、ＢＳＯ２、…では、その１個置きに２本のバンク選
択線ＢＯ１、ＢＯ２のどちらかにそのゲートが接続され
ている。
【００１７】また、偶数番目の副ビット線ＳＢ２ｍ（ｍ
は１以上の整数）のメモリセルＭｉｎ側（図１に於いて
下側）の一端には、バンク選択用ＭＯＳＦＥＴＢＳＥ１
、ＢＳＥ２、…がそれぞれ接続されている。隣接する２
個のＭＯＳＦＥＴ（例えば、ＢＳＥ１及びＢＳＥ２）は
、それらの間に設けられた偶数番目の主ビット線（例え
ば、ＭＢ２）にも接続されている。これらの偶数番目の
副ビット線に接続されたバンク選択用ＭＯＳＦＥＴＢＳ
Ｅ１、ＢＳＥ２、…では、その１個置きに２本のバンク
選択線ＢＥ１、ＢＥ２のどちらかにそのゲートが接続さ
れている。
は１以上の整数）のメモリセルＭｉｎ側（図１に於いて
下側）の一端には、バンク選択用ＭＯＳＦＥＴＢＳＥ１
、ＢＳＥ２、…がそれぞれ接続されている。隣接する２
個のＭＯＳＦＥＴ（例えば、ＢＳＥ１及びＢＳＥ２）は
、それらの間に設けられた偶数番目の主ビット線（例え
ば、ＭＢ２）にも接続されている。これらの偶数番目の
副ビット線に接続されたバンク選択用ＭＯＳＦＥＴＢＳ
Ｅ１、ＢＳＥ２、…では、その１個置きに２本のバンク
選択線ＢＥ１、ＢＥ２のどちらかにそのゲートが接続さ
れている。
【００１８】このような構成のＲＯＭに於いて、メモリ
セルＭ５１から情報を読み出す場合を考える。この場合
には、バンク選択線ＢＯ１及びＢＥ２をハイ、他のバン
ク選択線ＢＯ２及びＢＥ１をロー、ワード線ＷＬ１をハ
イとする。また、主ビット線ＭＢ２に接続されたトラン
ジスタＱ２の制御信号ＶＧはハイとされており、主ビッ
ト線ＭＢ２はグランドされている。従って、この場合の
回路は図３に示すようになる。放電電流ｉは、主ビット
線ＭＢ３→バンク選択用のＭＯＳＦＥＴＢＳＯ３→副ビ
ット線ＳＢ５→メモリセルＭ５１→副ビット線ＳＢ４→
主ビット線ＭＢ２の経路を通って流れる。この経路中の
副ビット線ＳＢ５及び副ビット線ＳＢ４の拡散抵抗は、
そのセル間毎の抵抗値をｒとすると、合計の抵抗値はｒ
＋（ｎ−１）ｒ＝ｎｒとなる。 一方、メモリセルＭ
５ｎから情報を読み出す場合を考える。この場合の回路
は図４に示すようになり、その経路中の副ビット線ＳＢ
５及び副ビット線ＳＢ４の拡散抵抗の値は（ｎ−１）ｒ
＋ｒ＝ｎｒである。
セルＭ５１から情報を読み出す場合を考える。この場合
には、バンク選択線ＢＯ１及びＢＥ２をハイ、他のバン
ク選択線ＢＯ２及びＢＥ１をロー、ワード線ＷＬ１をハ
イとする。また、主ビット線ＭＢ２に接続されたトラン
ジスタＱ２の制御信号ＶＧはハイとされており、主ビッ
ト線ＭＢ２はグランドされている。従って、この場合の
回路は図３に示すようになる。放電電流ｉは、主ビット
線ＭＢ３→バンク選択用のＭＯＳＦＥＴＢＳＯ３→副ビ
ット線ＳＢ５→メモリセルＭ５１→副ビット線ＳＢ４→
主ビット線ＭＢ２の経路を通って流れる。この経路中の
副ビット線ＳＢ５及び副ビット線ＳＢ４の拡散抵抗は、
そのセル間毎の抵抗値をｒとすると、合計の抵抗値はｒ
＋（ｎ−１）ｒ＝ｎｒとなる。 一方、メモリセルＭ
５ｎから情報を読み出す場合を考える。この場合の回路
は図４に示すようになり、その経路中の副ビット線ＳＢ
５及び副ビット線ＳＢ４の拡散抵抗の値は（ｎ−１）ｒ
＋ｒ＝ｎｒである。
【００１９】このように、情報を読み出すべきメモリセ
ルの位置に拘らず、副ビット線の拡散抵抗の値は常に一
定であるので、メモリセルの位置が変わっても放電電流
の値は変動せず一定である。しかも、拡散抵抗の値は前
述の従来例の場合の拡散抵抗の最大値の２分の１となる
ので、放電電流の値が大きくなる。
ルの位置に拘らず、副ビット線の拡散抵抗の値は常に一
定であるので、メモリセルの位置が変わっても放電電流
の値は変動せず一定である。しかも、拡散抵抗の値は前
述の従来例の場合の拡散抵抗の最大値の２分の１となる
ので、放電電流の値が大きくなる。
【００２０】なお、上記実施例ではマスクＲＯＭを例と
して挙げたが、本発明はＥＰＲＯＭ、Ｅ２ＰＲＯＭなど
、複数のメモリセルをマトリクス状に配置されているあ
らゆる半導体読み出し専用メモリに適用することが可能
である。
して挙げたが、本発明はＥＰＲＯＭ、Ｅ２ＰＲＯＭなど
、複数のメモリセルをマトリクス状に配置されているあ
らゆる半導体読み出し専用メモリに適用することが可能
である。
【００２１】
【発明の効果】以上説明した通り、本発明によれば、読
み出されるメモリセルの位置にかかわりなく、読み出し
電流に対する抵抗値が一定となる。このため、特に拡散
ビット線方式の場合、従来では読み出すメモリセルの位
置によって抵抗値が変わるために最小抵抗値を基準に読
み出し電流の値を設定せざるを得なかったのに対し、本
発明により、大きな読み出し電流を用いることができる
ようになる。これにより、読み出し動作が高速化される
とともに、広い動作マージンを確保できるため、安定し
た読み出し動作が保証される。
み出されるメモリセルの位置にかかわりなく、読み出し
電流に対する抵抗値が一定となる。このため、特に拡散
ビット線方式の場合、従来では読み出すメモリセルの位
置によって抵抗値が変わるために最小抵抗値を基準に読
み出し電流の値を設定せざるを得なかったのに対し、本
発明により、大きな読み出し電流を用いることができる
ようになる。これにより、読み出し動作が高速化される
とともに、広い動作マージンを確保できるため、安定し
た読み出し動作が保証される。
【図１】本発明の一実施例であるＲＯＭの一部を示す回
路図である。
路図である。
【図２】その実施例を拡散ビット線方式で実施した場合
のパターン図である。
のパターン図である。
【図３】その実施例に於いてメモリセルから情報を読み
出す際の電流の流れを模式的に示す回路図である。
出す際の電流の流れを模式的に示す回路図である。
【図４】その実施例に於いて他の位置のメモリセルから
情報を読み出す際の電流の流れを模式的に示す回路図で
ある。
情報を読み出す際の電流の流れを模式的に示す回路図で
ある。
【図５】従来のＲＯＭの回路図である。
【図６】従来の階層ビット線方式のＲＯＭの回路図であ
る。
る。
【図７】図６の従来のＲＯＭに於いてメモリセルから情
報を読み出す際の電流の流れを模式的に示す回路図であ
る。
報を読み出す際の電流の流れを模式的に示す回路図であ
る。
【図８】図６の従来のＲＯＭに於いて他の位置のメモリ
セルから情報を読み出す際の電流の流れを模式的に示す
回路図である。
セルから情報を読み出す際の電流の流れを模式的に示す
回路図である。
Ｍｉｊ メモリセル（ＭＯＳＦＥＴ）ＭＢｉ 主ビ
ット線（第２のビット線）ＳＢｉ 副ビット線（第１
のビット線）ＢＯ１ バンク選択線 ＢＥ１ バンク選択線
ット線（第２のビット線）ＳＢｉ 副ビット線（第１
のビット線）ＢＯ１ バンク選択線 ＢＥ１ バンク選択線
Claims (1)
- 【請求項１】平行に配線された複数の第１のビット線、
それぞれが、該第１のビット線の隣り合う２本の間に並
列に接続されたメモリセルから構成される複数のメモリ
セル群、該第１のビット線の２本に対して１本の割合で
設けられ、平行に配線された第２のビット線、奇数番目
の該第１のビット線の一端と、奇数番目の該第２のビッ
ト線の一端との間に接続された第１のバンク選択用スイ
ッチ群、及び偶数番目の該第１のビット線の一端と、偶
数番目の該第２のビット線の一端との間に接続された第
２のバンク選択用スイッチ群を備えている半導体読み出
し専用メモリ。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3077914A JPH04311900A (ja) | 1991-04-10 | 1991-04-10 | 半導体読み出し専用メモリ |
| US07/845,257 US5268861A (en) | 1991-04-10 | 1992-03-03 | Semiconductor read only memory |
| DE69222560T DE69222560T2 (de) | 1991-04-10 | 1992-03-04 | Halbleiterfestwertspeicher |
| TW081101644A TW222030B (ja) | 1991-04-10 | 1992-03-04 | |
| EP92301850A EP0508588B1 (en) | 1991-04-10 | 1992-03-04 | Semiconductor read only memory |
| KR1019920005912A KR950010300B1 (ko) | 1991-04-10 | 1992-04-09 | 반도체 판독전용 메모리 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3077914A JPH04311900A (ja) | 1991-04-10 | 1991-04-10 | 半導体読み出し専用メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04311900A true JPH04311900A (ja) | 1992-11-04 |
Family
ID=13647345
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3077914A Pending JPH04311900A (ja) | 1991-04-10 | 1991-04-10 | 半導体読み出し専用メモリ |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5268861A (ja) |
| EP (1) | EP0508588B1 (ja) |
| JP (1) | JPH04311900A (ja) |
| KR (1) | KR950010300B1 (ja) |
| DE (1) | DE69222560T2 (ja) |
| TW (1) | TW222030B (ja) |
Cited By (8)
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