JPS6140143B2 - - Google Patents
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- JPS6140143B2 JPS6140143B2 JP54015482A JP1548279A JPS6140143B2 JP S6140143 B2 JPS6140143 B2 JP S6140143B2 JP 54015482 A JP54015482 A JP 54015482A JP 1548279 A JP1548279 A JP 1548279A JP S6140143 B2 JPS6140143 B2 JP S6140143B2
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- Japan
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- light
- thin film
- receiving element
- electrode
- substrate
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Description
【発明の詳細な説明】
本発明は、筆記、タイプ或いは印刷された原稿
を時系列の電気信号に変換する読取装置に関す
る。
を時系列の電気信号に変換する読取装置に関す
る。
現在、印刷された文字、絵等の光電変換には
種々の装置が使用されている。その中でも、高密
度に集積化されたホトダイオードアレイCCDホ
トセンサーを用いた読取装置が多く採用されてい
るが、それらは縮少光学系を具備させる関係上コ
ンパクトでない。第１図はその概略構成図で、１
は集積型ホトセンサー、２は原稿、３は原稿２の
像をホトセンサー１の上に結像する光学レンズで
ある。
種々の装置が使用されている。その中でも、高密
度に集積化されたホトダイオードアレイCCDホ
トセンサーを用いた読取装置が多く採用されてい
るが、それらは縮少光学系を具備させる関係上コ
ンパクトでない。第１図はその概略構成図で、１
は集積型ホトセンサー、２は原稿、３は原稿２の
像をホトセンサー１の上に結像する光学レンズで
ある。
これら従来のホトセンサーはシリコン単結晶を
素材としているので、材料、特性の均一性、製造
コストなどの面での制約があり、寸法の大きいも
の−例えばA4版原稿幅大のものを作ることは難
しい。
素材としているので、材料、特性の均一性、製造
コストなどの面での制約があり、寸法の大きいも
の−例えばA4版原稿幅大のものを作ることは難
しい。
ワイマー（P.K.WEIMER：RCA社）は、Proc
IEEE vol.52（1964）第1479頁の「Integrated
Circuits Incorporating Thin−Film Active and
Passive Element」と題する論文中でCdS光導電
薄膜を用いたフオトダイオードと、CdS薄膜を用
いたMOS−FETスイツチとを組み合わせた30段
の一次元イメージセンサーに関して述べている。
このイメージセンサーは真空蒸着のみで作ること
ができるので、A4版原稿幅のような大きいサイ
ズのものでも容易に作製可能である。
IEEE vol.52（1964）第1479頁の「Integrated
Circuits Incorporating Thin−Film Active and
Passive Element」と題する論文中でCdS光導電
薄膜を用いたフオトダイオードと、CdS薄膜を用
いたMOS−FETスイツチとを組み合わせた30段
の一次元イメージセンサーに関して述べている。
このイメージセンサーは真空蒸着のみで作ること
ができるので、A4版原稿幅のような大きいサイ
ズのものでも容易に作製可能である。
第２，３図にその構造の一例を示す。これは、
透光性のガラス基板４上に設けた透明導電膜５Ｂ
を、光像入射窓のみ残して不透明になるように金
属薄膜５Ａでおおつた下部電極５と、光導電体層
６と、上部分割電極７−１，７−２………とから
なり、光像は基板４の裏面から入力される。下部
電極５、光導電体６および上部分割電極７の積層
部分は、画素サイズの受光部８−１，８−２……
…を構成する。各上部分割電極７−１，７−２…
……は、第４図に示すように、その一端がスイツ
チ９に接続されている。
透光性のガラス基板４上に設けた透明導電膜５Ｂ
を、光像入射窓のみ残して不透明になるように金
属薄膜５Ａでおおつた下部電極５と、光導電体層
６と、上部分割電極７−１，７−２………とから
なり、光像は基板４の裏面から入力される。下部
電極５、光導電体６および上部分割電極７の積層
部分は、画素サイズの受光部８−１，８−２……
…を構成する。各上部分割電極７−１，７−２…
……は、第４図に示すように、その一端がスイツ
チ９に接続されている。
第４図において９−１，９−２………，１０−
１，１０−２は一段目および２段目のFETスイ
ツチ、１１は定電圧電源、１２は信号増幅器、１
３，１４はシフトレジスタ、１５は分周器であ
る。
１，１０−２は一段目および２段目のFETスイ
ツチ、１１は定電圧電源、１２は信号増幅器、１
３，１４はシフトレジスタ、１５は分周器であ
る。
まず各FETスイツチをオンにして受光部のダ
イオード８−１，８−２………を充電した後、前
記スイツチをオフにし、このダイオードアレイに
光像を照射すると、各ダイオードは受光量に応じ
て放電する。つづいてシフトレジスタ１３，１４
によつてFETスイツチ９−１，９−２………，
１０−１，１０−２を制御することにより、ダイ
オード８−１，８−２………を順次電源１１に接
続して再充電する。この時流れる充電電流を増幅
器１２で検出することにより、各ダイオードの受
光量が電気信号に変換される。以上に述べた装置
は蓄積型と称されるもので、公知であり、これは
高速読取に適している。
イオード８−１，８−２………を充電した後、前
記スイツチをオフにし、このダイオードアレイに
光像を照射すると、各ダイオードは受光量に応じ
て放電する。つづいてシフトレジスタ１３，１４
によつてFETスイツチ９−１，９−２………，
１０−１，１０−２を制御することにより、ダイ
オード８−１，８−２………を順次電源１１に接
続して再充電する。この時流れる充電電流を増幅
器１２で検出することにより、各ダイオードの受
光量が電気信号に変換される。以上に述べた装置
は蓄積型と称されるもので、公知であり、これは
高速読取に適している。
前述のような従来の読取装置では、光像が透明
基板を透過して受光部に結像されるので、 (1) 光像が基板表面で反射したり、透過時に吸収
されたりし、光電変換効率が低下する。
基板を透過して受光部に結像されるので、 (1) 光像が基板表面で反射したり、透過時に吸収
されたりし、光電変換効率が低下する。
(2) 歪の少ない光学ガラスを基板として使用する
必要があり、高価となる。
必要があり、高価となる。
などの欠点がある。これを改善するためには、表
面に反射防止処理を施す必要があり、製造工程が
ふえて高価となる。また基板４上に透明電極５Ｂ
と不透明金属薄膜５Ａを作成するのに２回のエツ
チング処理が必要となり、特に透明電極材料とし
てSnO2を使つた場合のエツチングは難かしくな
る。
面に反射防止処理を施す必要があり、製造工程が
ふえて高価となる。また基板４上に透明電極５Ｂ
と不透明金属薄膜５Ａを作成するのに２回のエツ
チング処理が必要となり、特に透明電極材料とし
てSnO2を使つた場合のエツチングは難かしくな
る。
上述の欠点を除去するためには、第５，６図に
示すように基板１６の上に分割電極１７、光導電
体薄膜１８、透明電極１９を順次積層することが
考えられる。ところが、第６図において最上層に
形成される透明電極の材料として普通に用いられ
るSnO2、In2O3、又はこれらの複合膜は、高温に
保持された基板への蒸着や蒸着後の高温処理を経
て作製されなければならず、一方、その下側に形
成される光導電体は高温に弱く、透明導電膜を作
製する際の高温で変質（結晶化して導電性にな
る）したり、著しい場合には蒸散してしまつたり
する。このために、第６図の構成では、透明導電
膜を最初に作成しておくことが絶対に必要となる
が、このような積層膜形成法は未だ存在していな
い。したがつて、第６図の積層膜構造は実現不可
能であり、従来のこの種読取装置の受光部の配列
は第２，３図のものに限られていた。もつとも第
５，６図の電極配置を実現するために、透明電極
として金などの極めて薄い蒸着膜を用いることが
提案されたが、この場合は膜厚のコントロールが
難しい上に、光導電薄膜の段差をカバーできず切
れてしまうなどの欠点があり、実用化は不可能で
あつた。
示すように基板１６の上に分割電極１７、光導電
体薄膜１８、透明電極１９を順次積層することが
考えられる。ところが、第６図において最上層に
形成される透明電極の材料として普通に用いられ
るSnO2、In2O3、又はこれらの複合膜は、高温に
保持された基板への蒸着や蒸着後の高温処理を経
て作製されなければならず、一方、その下側に形
成される光導電体は高温に弱く、透明導電膜を作
製する際の高温で変質（結晶化して導電性にな
る）したり、著しい場合には蒸散してしまつたり
する。このために、第６図の構成では、透明導電
膜を最初に作成しておくことが絶対に必要となる
が、このような積層膜形成法は未だ存在していな
い。したがつて、第６図の積層膜構造は実現不可
能であり、従来のこの種読取装置の受光部の配列
は第２，３図のものに限られていた。もつとも第
５，６図の電極配置を実現するために、透明電極
として金などの極めて薄い蒸着膜を用いることが
提案されたが、この場合は膜厚のコントロールが
難しい上に、光導電薄膜の段差をカバーできず切
れてしまうなどの欠点があり、実用化は不可能で
あつた。
従つて本発明の目的は、光導電膜が形成された
後に透光性電極をつける構造の受光素子におい
て、低温スパツタ装置で成膜されるIn2O3、SnO2
系透明薄膜を用いることにより製造が容易で且つ
特性のすぐれた受光素子を提供することにある。
後に透光性電極をつける構造の受光素子におい
て、低温スパツタ装置で成膜されるIn2O3、SnO2
系透明薄膜を用いることにより製造が容易で且つ
特性のすぐれた受光素子を提供することにある。
また、本発明の他の目的は、入射光がガラス基
板を通過せず、反射防止膜が不必要であり、簡単
且つガラス基板による吸収のない高効率の受光素
子を提供することにある。
板を通過せず、反射防止膜が不必要であり、簡単
且つガラス基板による吸収のない高効率の受光素
子を提供することにある。
第７図は、本発明の受光素子を、第４図に示し
たスイツチ群９−１，９−２………と共に同一基
板上に形成した読取装置の斜視図である。以下、
第７図を参照して本発明の受光素子の製造工程を
説明する。基板１６はガラスやセラミツクなどの
絶縁体で、その表面は平滑である。もちろん、基
板は透明である必要はない。基板１６上の導体パ
ターン１７，３３−１，３３−２は、下地金属
Crの上にAuを重畳した多層薄膜をケミカルエツ
チングでパターン処理して作り上げたもので、図
中のＡの部分が受光素子の下部電極、Ｂの部分が
薄膜トランジスタ（FETスイツチ）のソース又
はドレイン電極、３３−１，３３−２は、マトリ
クス配線Ｃをされる部分である。
たスイツチ群９−１，９−２………と共に同一基
板上に形成した読取装置の斜視図である。以下、
第７図を参照して本発明の受光素子の製造工程を
説明する。基板１６はガラスやセラミツクなどの
絶縁体で、その表面は平滑である。もちろん、基
板は透明である必要はない。基板１６上の導体パ
ターン１７，３３−１，３３−２は、下地金属
Crの上にAuを重畳した多層薄膜をケミカルエツ
チングでパターン処理して作り上げたもので、図
中のＡの部分が受光素子の下部電極、Ｂの部分が
薄膜トランジスタ（FETスイツチ）のソース又
はドレイン電極、３３−１，３３−２は、マトリ
クス配線Ｃをされる部分である。
Ａの部分には光導電体１８（例えばSe−Te−
As、CdSeなど）が、80℃位の温度で真空蒸着に
よつて0.5〜２μｍの厚さにつけられる。更にそ
の上に、透光性の電極１９をマグネトロンタイプ
の低温スパツタ装置でIn2O3とSnO2の組成比が
９：１のターゲツトを用い、アルゴンガス圧５×
10-3Torr、酸素分圧10-4Torrでつける。適当な
スパツタ時間は約100秒、成膜速度は約200Å／分
であるが、この条件でつけた透光性薄膜１９のシ
ート抵抗は、約100Ω、透過率は75％以上であ
る。
As、CdSeなど）が、80℃位の温度で真空蒸着に
よつて0.5〜２μｍの厚さにつけられる。更にそ
の上に、透光性の電極１９をマグネトロンタイプ
の低温スパツタ装置でIn2O3とSnO2の組成比が
９：１のターゲツトを用い、アルゴンガス圧５×
10-3Torr、酸素分圧10-4Torrでつける。適当な
スパツタ時間は約100秒、成膜速度は約200Å／分
であるが、この条件でつけた透光性薄膜１９のシ
ート抵抗は、約100Ω、透過率は75％以上であ
る。
この場合の基板１６の温度は、スパツタ終了時
点で室温からおよそ20℃上昇している程度で、先
につけられている光導電薄膜１８を結晶化した
り、熱的に損傷させたりすることは全く無かつ
た。また、電子およびスパツタ粒子の衝突による
光導電薄膜の損傷もほとんど起らず、受光素子の
性能劣化は全く認められなかつた。
点で室温からおよそ20℃上昇している程度で、先
につけられている光導電薄膜１８を結晶化した
り、熱的に損傷させたりすることは全く無かつ
た。また、電子およびスパツタ粒子の衝突による
光導電薄膜の損傷もほとんど起らず、受光素子の
性能劣化は全く認められなかつた。
次にＢの部分には電界効果型半導体３０（例え
ばCdS、CdSeなど）が真空蒸着によつて0.5〜５
μｍの厚さにつけられる。その上に0.01〜0.5μ
ｍの絶縁体材料３１（例えばSiO、CaF2、
SiO2、Al2O3など）を真空蒸着またはスパツタで
つける。
ばCdS、CdSeなど）が真空蒸着によつて0.5〜５
μｍの厚さにつけられる。その上に0.01〜0.5μ
ｍの絶縁体材料３１（例えばSiO、CaF2、
SiO2、Al2O3など）を真空蒸着またはスパツタで
つける。
更に複数組のソース・ドレイン間を同時に制御
できるように、ゲート電極３２をマスク蒸着す
る。第７図の場合は２個の薄膜トランジスタを同
時にON、OFFする方式のため、Ｈ型のゲート電
極３２−１，３２−２が形成される。薄膜トラン
ジスタは半導体の材料によつてその特性が支配さ
れ、CdSeの場合にはゲート電圧がソース・ドレ
イン電圧に対して正のとき、ソース・ドレイン間
が導通即ちON状態になる。
できるように、ゲート電極３２をマスク蒸着す
る。第７図の場合は２個の薄膜トランジスタを同
時にON、OFFする方式のため、Ｈ型のゲート電
極３２−１，３２−２が形成される。薄膜トラン
ジスタは半導体の材料によつてその特性が支配さ
れ、CdSeの場合にはゲート電圧がソース・ドレ
イン電圧に対して正のとき、ソース・ドレイン間
が導通即ちON状態になる。
Ｃの部分すなわちマトリクス配線部分は、薄膜
トランジスタのドレイン電極の引き出し線Ｄ−
１，Ｄ−２………をマトリツクス化する個所で、
Ｄ−１とＤ−３が導線３３−１に、又Ｄ−２とＤ
−４が導線３３−２にそれぞれ共通に結線され
る。これは、アレイ数がｎ×ｍであつてｎ個の画
素がｍブロツク配列されている場合に、各ブロツ
クのｉ番目を共通に結ぎ合わせる方式であり、よ
く知られているようにアレイの数に制限されるも
のではない。
トランジスタのドレイン電極の引き出し線Ｄ−
１，Ｄ−２………をマトリツクス化する個所で、
Ｄ−１とＤ−３が導線３３−１に、又Ｄ−２とＤ
−４が導線３３−２にそれぞれ共通に結線され
る。これは、アレイ数がｎ×ｍであつてｎ個の画
素がｍブロツク配列されている場合に、各ブロツ
クのｉ番目を共通に結ぎ合わせる方式であり、よ
く知られているようにアレイの数に制限されるも
のではない。
明らかなように、第７図の装置は第４図に示す
読取回路中の破線で囲まれた部分に相当する。こ
の部分から外部回路への結線は導体細線を用いた
ワイヤボンデイングなど公知の手段で行なうこと
ができる。
読取回路中の破線で囲まれた部分に相当する。こ
の部分から外部回路への結線は導体細線を用いた
ワイヤボンデイングなど公知の手段で行なうこと
ができる。
以上の手順により作製された薄膜型受光素子ア
レイは、セルフオツクレンズ等による１：１結像
光学系を有する公知の読取装置（例えば特願昭52
−146588など）に組み込むことが可能なものであ
る。すなわち、原稿の像をセルフオツクレンズな
どの一対一結像光学系により受光素子アレイの上
に結像させれば、公知の蓄積型読取方式と同様の
方式により、原稿の送り速度とマツチした分解能
で、１ラインずつ時系列信号に変換して読み出す
ことができる。そして、この信号を適当な公知の
電気信号入力型のハードコピー装置に入力する
と、読取装置に入力した原稿と同じ画像がハー
ド・コピーとして得られる。
レイは、セルフオツクレンズ等による１：１結像
光学系を有する公知の読取装置（例えば特願昭52
−146588など）に組み込むことが可能なものであ
る。すなわち、原稿の像をセルフオツクレンズな
どの一対一結像光学系により受光素子アレイの上
に結像させれば、公知の蓄積型読取方式と同様の
方式により、原稿の送り速度とマツチした分解能
で、１ラインずつ時系列信号に変換して読み出す
ことができる。そして、この信号を適当な公知の
電気信号入力型のハードコピー装置に入力する
と、読取装置に入力した原稿と同じ画像がハー
ド・コピーとして得られる。
なお、第７図に関して前述した本発明の受光素
子の製造工程において、Ａ，Ｂ，Ｃの各部分の製
造順序は任意に変更が可能であり、また低温スパ
ツタ装置のターゲツト材としては、前述の90％
In2O3−10％SnOの他に、Sb2O5を５〜10％添加
したSnO2やSnO2、In2O3単体などが使用可能で
ある。
子の製造工程において、Ａ，Ｂ，Ｃの各部分の製
造順序は任意に変更が可能であり、また低温スパ
ツタ装置のターゲツト材としては、前述の90％
In2O3−10％SnOの他に、Sb2O5を５〜10％添加
したSnO2やSnO2、In2O3単体などが使用可能で
ある。
本発明者等が実施した薄膜型受光素子アレイは
第５図に示した配列であり、第４図のFETスイ
ツチ９−１，９−２………，１０−１，１０−２
は市販のMOS−FETで代用した。基板１６上の
導体パターン１７は厚さ800Åの下地金属Crの上
に厚さ700ÅのAuをつけたものであり、その配列
ピツチは250μｍ、導体幅は200μｍ、配列数は40
本である。第７図のＡの部分に該当する受光部の
みに蒸着されるように、金属板のマスクを介し
て、Se95％−As5％の半導体を厚さ0.9μｍに蒸
着し、それに続いてSe75％−Te20％−As5％の
光導電体を厚さ0.3μｍだけ蒸着する。
第５図に示した配列であり、第４図のFETスイ
ツチ９−１，９−２………，１０−１，１０−２
は市販のMOS−FETで代用した。基板１６上の
導体パターン１７は厚さ800Åの下地金属Crの上
に厚さ700ÅのAuをつけたものであり、その配列
ピツチは250μｍ、導体幅は200μｍ、配列数は40
本である。第７図のＡの部分に該当する受光部の
みに蒸着されるように、金属板のマスクを介し
て、Se95％−As5％の半導体を厚さ0.9μｍに蒸
着し、それに続いてSe75％−Te20％−As5％の
光導電体を厚さ0.3μｍだけ蒸着する。
こうして得られた基材に、１つの画素の受光部
を200μｍ×200μｍとするような金属板の遮蔽を
施こし、スパツタ装置に入れる。スパツタ装置は
マグネトロンタイプの陰極で構成され、光導電体
の電子衝撃を避けるようにされたもので、そのた
め、Se−Te−As系の非晶質光導電体が熱的に劣
化することがない。ターゲツトは、In2O3とSnO2
の組成比が９対１のものであり、アルゴンガス圧
５×10-3Torr、酸素分圧１×10-4Torrの条件
で、120秒スパツタする。
を200μｍ×200μｍとするような金属板の遮蔽を
施こし、スパツタ装置に入れる。スパツタ装置は
マグネトロンタイプの陰極で構成され、光導電体
の電子衝撃を避けるようにされたもので、そのた
め、Se−Te−As系の非晶質光導電体が熱的に劣
化することがない。ターゲツトは、In2O3とSnO2
の組成比が９対１のものであり、アルゴンガス圧
５×10-3Torr、酸素分圧１×10-4Torrの条件
で、120秒スパツタする。
前述の条件で得られた透明電極１９は厚さ900
Å、透過率75％、シート抵抗は150Ωのものであ
る。第４図の構成に組上げた場合の走査回路は、
シフトレジスタとMOS−FETで構成され40画素
が８画素ずつ５ブロツクに分かれ、マトリツクス
走査する方式に結線された。受光素子と外部回路
との結線にはAl細線による超音波ボンダを用い
た。
Å、透過率75％、シート抵抗は150Ωのものであ
る。第４図の構成に組上げた場合の走査回路は、
シフトレジスタとMOS−FETで構成され40画素
が８画素ずつ５ブロツクに分かれ、マトリツクス
走査する方式に結線された。受光素子と外部回路
との結線にはAl細線による超音波ボンダを用い
た。
以上のようにして作成された本発明の受光素子
を、セルフオツクレンズによる１：１結像光学系
を備えた公知の読取装置に組み込んで動作させ、
その出力をストレージ型CRTに表示させたとこ
ろ、表示された画像は入力像とよく一致するもの
であつた。
を、セルフオツクレンズによる１：１結像光学系
を備えた公知の読取装置に組み込んで動作させ、
その出力をストレージ型CRTに表示させたとこ
ろ、表示された画像は入力像とよく一致するもの
であつた。
以上の説明から明らかなように、本発明によれ
ば、マグネトロンタイプの低温スパツタ法で形成
した透明電極１９を用いるので、その形成時に基
板を高温に加熱する必要がなくなり、透明電極を
光導電体薄膜の形成後、その上に形成することが
できるようになる。その結果、つぎのような優れ
た効果が得られる。
ば、マグネトロンタイプの低温スパツタ法で形成
した透明電極１９を用いるので、その形成時に基
板を高温に加熱する必要がなくなり、透明電極を
光導電体薄膜の形成後、その上に形成することが
できるようになる。その結果、つぎのような優れ
た効果が得られる。
(1) 光像は透明電極１９を通過するだけで、受光
部に結像され、厚いガラスを透過することがな
いので、反射、吸収による光の損失が減少して
変換効率が改善されるばかりでなく、像の歪み
が少なくなる。
部に結像され、厚いガラスを透過することがな
いので、反射、吸収による光の損失が減少して
変換効率が改善されるばかりでなく、像の歪み
が少なくなる。
(2) 基板が不透明でよいので素材の選択範囲が拡
がり、セラミツク等が使用できるようになる。
このため薄膜配線が容易になり、より精密微細
なパターンが得られる。
がり、セラミツク等が使用できるようになる。
このため薄膜配線が容易になり、より精密微細
なパターンが得られる。
(3) 基板の反射防止処理が不要となり、また基板
上への分割電極１７のパターン形成が１回のエ
ツチングで達成されるので、製造工程が簡略化
され、コストが低減される。
上への分割電極１７のパターン形成が１回のエ
ツチングで達成されるので、製造工程が簡略化
され、コストが低減される。
第１図は縮少光学系で構成される従来の原稿読
取装置の概略図、第２図は公知の薄膜型受光素子
の平面図、第３図はその断面図、第４図は本発明
を適用し得る読取回路の一例を示すブロツク図、
第５図は本発明の１実施例の平面図、第６図はそ
の断面図、第７図は本発明の受光素子を第４図の
スイツチ素子と共に同一基板に形成した実施例の
概略斜視図である。 ８……受光素子、１６……基板、１７……分割
電極、１８……光導電体薄膜、１９……透明電
極。
取装置の概略図、第２図は公知の薄膜型受光素子
の平面図、第３図はその断面図、第４図は本発明
を適用し得る読取回路の一例を示すブロツク図、
第５図は本発明の１実施例の平面図、第６図はそ
の断面図、第７図は本発明の受光素子を第４図の
スイツチ素子と共に同一基板に形成した実施例の
概略斜視図である。 ８……受光素子、１６……基板、１７……分割
電極、１８……光導電体薄膜、１９……透明電
極。
Claims (1)
- 【特許請求の範囲】 １ 絶縁性基板上に分割電極、光導電体薄膜およ
び透光性電極を、この順序で積層して構成された
受光素子であつて、透光性電極が、その下に形成
された光導電体薄膜を変質させないような低温ス
パツタによつて形成されたことを特徴とする受光
素子。 ２ 透光性電極の材料がIn2O3、SnO2、In2O3−
SnO2およびSnO2−Sb2O5よりなる群から選ばれ
た１つであることを特徴とする特許請求の範囲第
１項記載の受光素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1548279A JPS55108781A (en) | 1979-02-15 | 1979-02-15 | Light receiving element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1548279A JPS55108781A (en) | 1979-02-15 | 1979-02-15 | Light receiving element |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55108781A JPS55108781A (en) | 1980-08-21 |
| JPS6140143B2 true JPS6140143B2 (ja) | 1986-09-08 |
Family
ID=11890003
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1548279A Granted JPS55108781A (en) | 1979-02-15 | 1979-02-15 | Light receiving element |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55108781A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56138969A (en) * | 1980-03-31 | 1981-10-29 | Canon Inc | Photoelectric converter |
| JPS5796575A (en) * | 1980-12-08 | 1982-06-15 | Fuji Xerox Co Ltd | Thin-film image sensor |
| JPS5884457A (ja) * | 1981-11-13 | 1983-05-20 | Fuji Xerox Co Ltd | 長尺薄膜読取装置 |
| JPS5910268A (ja) * | 1982-07-09 | 1984-01-19 | Fuji Xerox Co Ltd | 光電変換素子の製造方法 |
| JPH0618260B2 (ja) * | 1983-09-16 | 1994-03-09 | セイコーエプソン株式会社 | イメージセンサの製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52144992A (en) * | 1976-05-28 | 1977-12-02 | Hitachi Ltd | Light receiving element |
| JPS5339095A (en) * | 1976-09-22 | 1978-04-10 | Hitachi Ltd | Photo detector |
| US4121238A (en) * | 1977-02-16 | 1978-10-17 | Bell Telephone Laboratories, Incorporated | Metal oxide/indium phosphide devices |
-
1979
- 1979-02-15 JP JP1548279A patent/JPS55108781A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55108781A (en) | 1980-08-21 |
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