JPS6141174B2 - - Google Patents
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- Publication number
- JPS6141174B2 JPS6141174B2 JP55012613A JP1261380A JPS6141174B2 JP S6141174 B2 JPS6141174 B2 JP S6141174B2 JP 55012613 A JP55012613 A JP 55012613A JP 1261380 A JP1261380 A JP 1261380A JP S6141174 B2 JPS6141174 B2 JP S6141174B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- received
- bit
- time
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000010586 diagram Methods 0.000 description 5
- 230000001360 synchronised effect Effects 0.000 description 3
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
- H03K19/23—Majority or minority circuits, i.e. giving output having the state of the majority or the minority of the inputs
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Hardware Redundancy (AREA)
- Safety Devices In Control Systems (AREA)
- Logic Circuits (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Description
【発明の詳細な説明】
本発明は１デイジツトづつ時分割多重化された
信号より、３ビツト多数決論理により１デイジツ
トの誤りを除去し信号を復号する３ビツト多数決
回路に関する。
信号より、３ビツト多数決論理により１デイジツ
トの誤りを除去し信号を復号する３ビツト多数決
回路に関する。
まず第１図を参照して、従来の２対１多数決回
路について簡単に説明する。
路について簡単に説明する。
図において、１，２，３はフリツプフロツプ、
４，５，６はアンドゲート、７はオアゲート、１
１は信号入力端子、１２はタイミングパルス入力
端子、７０は出力端子である。
４，５，６はアンドゲート、７はオアゲート、１
１は信号入力端子、１２はタイミングパルス入力
端子、７０は出力端子である。
すなわちこの回路を構成するために、フリツプ
フロツプ３個とアンドゲート３個、オアゲート１
個が必要となる。
フロツプ３個とアンドゲート３個、オアゲート１
個が必要となる。
この回路を時分割でｎ多重化された信号に対し
て適用するためには、各チヤンネルの数だけこの
回路を使用する必要があり、フリツプフロツプや
ゲート回路がｎ倍必要となる。
て適用するためには、各チヤンネルの数だけこの
回路を使用する必要があり、フリツプフロツプや
ゲート回路がｎ倍必要となる。
本発明の目的は、多重度に比例して多数決回路
の規模が増大するという前記問題を解決した多数
決回路を提供することにある。
の規模が増大するという前記問題を解決した多数
決回路を提供することにある。
前記問題を解決するために、受信信号を逐次判
断した結果を保持することおよび判別回路を時分
割的に使用することに着目した。
断した結果を保持することおよび判別回路を時分
割的に使用することに着目した。
すなわち本発明による３ビツト多数決回路は１
デイジツトづつｎ多重された時分割多重信号より
３ビツト多数決論理によつて情報を復号する回路
において、ｎビツトのメモリと、第１回目の受信
信号をそのまま前記メモリに順次書込む回路と、
第２回目の受信信号と前記ｎビツトメモリに保持
されていた内容と、順次排他的論理和をとつた結
果で前記メモリを書替える回路と、第１回目と第
２回目の受信信号が一致した場合には第２回目の
信号を受信している時点で第２回目の受信信号を
出力する回路と、第３回目の受信時に前記ｎビツ
トメモリの保持内容でオン、オフされた第３回目
の受信信号が出される回路とから構成してある。
デイジツトづつｎ多重された時分割多重信号より
３ビツト多数決論理によつて情報を復号する回路
において、ｎビツトのメモリと、第１回目の受信
信号をそのまま前記メモリに順次書込む回路と、
第２回目の受信信号と前記ｎビツトメモリに保持
されていた内容と、順次排他的論理和をとつた結
果で前記メモリを書替える回路と、第１回目と第
２回目の受信信号が一致した場合には第２回目の
信号を受信している時点で第２回目の受信信号を
出力する回路と、第３回目の受信時に前記ｎビツ
トメモリの保持内容でオン、オフされた第３回目
の受信信号が出される回路とから構成してある。
上記構成によれば、本発明の目的は完全に達成
できる。
できる。
以下図面等を参照して、本発明によるビツト多
数決回路をさらに詳しく説明する。第２図は本発
明による回路の実施例を示す回路図である、なお
この実施例回路は時分割多重信号の多重度は４と
し、受信信号中の「１」を多数決により検出する
ものとして構成したものである。
数決回路をさらに詳しく説明する。第２図は本発
明による回路の実施例を示す回路図である、なお
この実施例回路は時分割多重信号の多重度は４と
し、受信信号中の「１」を多数決により検出する
ものとして構成したものである。
第２図において、２０，２１，２２，２３，２
４はアンドゲート、３０，３１，３２はオアゲー
ト、４０は排他的論理和ゲート、５０，５１はイ
ンバータゲート、６０は多重度４に対応して設け
られた４ビツトのシフトレジスタである。４００
は時分割多重信号の入力端子、２１０は第１回目
の信号が受信されている時間T1に同期したタイ
ミングパルス入力端子、２００は２回目の信号が
受信されている時間T2に同期したタイミングパ
ルス入力端子、３２０は第３回目の信号が受信さ
れている時間T3に同期したタイミングパルス入
力端子、２４０はクロツクパルスの入力端子、３
１０は多数決結果の出力端子である。
４はアンドゲート、３０，３１，３２はオアゲー
ト、４０は排他的論理和ゲート、５０，５１はイ
ンバータゲート、６０は多重度４に対応して設け
られた４ビツトのシフトレジスタである。４００
は時分割多重信号の入力端子、２１０は第１回目
の信号が受信されている時間T1に同期したタイ
ミングパルス入力端子、２００は２回目の信号が
受信されている時間T2に同期したタイミングパ
ルス入力端子、３２０は第３回目の信号が受信さ
れている時間T3に同期したタイミングパルス入
力端子、２４０はクロツクパルスの入力端子、３
１０は多数決結果の出力端子である。
第３図は第２図に示した回路の動作を説明する
ための波形図を示している。
ための波形図を示している。
第３図において４０００は端子４００に入力さ
れた入力信号、２４００は端子２４０の入力クロ
ツクパルス、２１００は端子２１０の入力タイミ
ングパルス、２０００は端子２００の入力タイミ
ングパルス、３２００は端子３２０の入力タイミ
ングパルスをそれぞれ示している。
れた入力信号、２４００は端子２４０の入力クロ
ツクパルス、２１００は端子２１０の入力タイミ
ングパルス、２０００は端子２００の入力タイミ
ングパルス、３２００は端子３２０の入力タイミ
ングパルスをそれぞれ示している。
次に第２図および第３図を参照してさらに説明
する。
する。
第１回目の受信信号S1-1、S1-2、S1-3、S1-4が
入力端子４００に入力されているT1の間に端子
２１０に入力されたタイミングパルス２１００は
ゲート２１，２４を開く。その結果シフトレジス
タ６０に第１回目の受信信号S1-1、S1-2、S1-3、
S1-4が書込まれる。
入力端子４００に入力されているT1の間に端子
２１０に入力されたタイミングパルス２１００は
ゲート２１，２４を開く。その結果シフトレジス
タ６０に第１回目の受信信号S1-1、S1-2、S1-3、
S1-4が書込まれる。
第２回目の受信信号S2-1、S2-2、S2-3、S2-4が
端子４００に入力されているT2の間に端子２０
０に入力されたタイミングパルス２０００はゲー
ト２０，２４を開く。その結果シフトレジススタ
６００は保持していた第１回目の入力信号S1-1、
S1-2、S1-3、S1-4と第２回目の入力S2-1、S2-2、
S2-3、S2-4との排他的論理和がゲート４０でとら
れた結果で書替えられることになる。
端子４００に入力されているT2の間に端子２０
０に入力されたタイミングパルス２０００はゲー
ト２０，２４を開く。その結果シフトレジススタ
６００は保持していた第１回目の入力信号S1-1、
S1-2、S1-3、S1-4と第２回目の入力S2-1、S2-2、
S2-3、S2-4との排他的論理和がゲート４０でとら
れた結果で書替えられることになる。
このとき、S1-nとS2-n（ｍ＝１、２、３、４）
が一致した場合、すなわち「１」が２回受信され
た場合、ゲート４０の出力はゼロとなるので、そ
の出力を反転した信号が入力されているゲート２
２は開き、入力S2-nが端子３１０に現われる。
が一致した場合、すなわち「１」が２回受信され
た場合、ゲート４０の出力はゼロとなるので、そ
の出力を反転した信号が入力されているゲート２
２は開き、入力S2-nが端子３１０に現われる。
すなわち第３回目の信号を待たずに３個での多
数決は成立したので、この時点において結果が端
子３１０に出力される。
数決は成立したので、この時点において結果が端
子３１０に出力される。
最後に第３回目の受信信号S3-1、S3-2、S3-3、
S3-4が入力されているT3の間はゲート２４が開く
ので、シフトレジスタ６０にクロツクが入り第１
回目と第２回目の受信信号S1-nとS2-nの排他的論
理和をとつた結果が読み出されゲート２３に入力
される。またアンドゲート２３には受信信号が入
力されているので、その出力の論理はS1-n
S2-n・AND・S3-nとなる。
S3-4が入力されているT3の間はゲート２４が開く
ので、シフトレジスタ６０にクロツクが入り第１
回目と第２回目の受信信号S1-nとS2-nの排他的論
理和をとつた結果が読み出されゲート２３に入力
される。またアンドゲート２３には受信信号が入
力されているので、その出力の論理はS1-n
S2-n・AND・S3-nとなる。
なおは排他的論理和をあらわす。
S1-n、S2-n、S3-nの３個の信号がS1-n≠S2-nの
とき、すなわち最初の２個で一致が見られなかつ
たときはS3-nはS1-nかS2-nのいずれかに等しいわ
けであるから、３個での多数決の結果としては
S3-nをとればよい。
とき、すなわち最初の２個で一致が見られなかつ
たときはS3-nはS1-nかS2-nのいずれかに等しいわ
けであるから、３個での多数決の結果としては
S3-nをとればよい。
ゲート２２出力には１個だけ不一致があつた場
合の３ビツト多数決の結果が得られることにな
る。
合の３ビツト多数決の結果が得られることにな
る。
以上多重度を４とした例について詳しく説明し
たが一般に多重度ｎとなつた場合はシフトレジス
タ６０の容量をｎビツトとすれば良い。
たが一般に多重度ｎとなつた場合はシフトレジス
タ６０の容量をｎビツトとすれば良い。
また「０」の多数決を行なう場合は端子４００
に反転した信号を入力すればよい。
に反転した信号を入力すればよい。
以上説明したように、３個の信号の多数決をと
るとき最初の２個の信号が一致したときは、その
時点で結果をゲート２２より出力し最後の１個の
信号が最初の２つのいずれかと一致したときは、
最後の信号をゲート２３より出力するので端子３
１０には３個の信号の多数決の結果が多数決で成
立したときに得られる。
るとき最初の２個の信号が一致したときは、その
時点で結果をゲート２２より出力し最後の１個の
信号が最初の２つのいずれかと一致したときは、
最後の信号をゲート２３より出力するので端子３
１０には３個の信号の多数決の結果が多数決で成
立したときに得られる。
このように本発明によれば時分割多重された信
号の３ビツト多数決をとる場合受信信号を逐次判
断してから保持することにより、また判定回路は
時分割的に使用することにより多重度数ｎが大き
くなつても、シフトレジスタ（メモリ）をｎビツ
トにするだけで良い。
号の３ビツト多数決をとる場合受信信号を逐次判
断してから保持することにより、また判定回路は
時分割的に使用することにより多重度数ｎが大き
くなつても、シフトレジスタ（メモリ）をｎビツ
トにするだけで良い。
したがつて多重度が大きくなつてもほとんど回
路規模は変らない。
路規模は変らない。
第１図は従来の３ビツト多数決回路を示す回路
図、第２図は本発明による多数決回路の実施例を
示す回路図、第３図は第２図に示した回路の動作
を説明するための波形図である。 ２０，２１，２２，２３，２４……アンドゲー
ト、３０，３１，３２……オアゲート、４０……
排他的論理和ゲート、５０，５１……インバータ
ゲート、６０……シフトレジスタ（４ビツトメモ
リ）。
図、第２図は本発明による多数決回路の実施例を
示す回路図、第３図は第２図に示した回路の動作
を説明するための波形図である。 ２０，２１，２２，２３，２４……アンドゲー
ト、３０，３１，３２……オアゲート、４０……
排他的論理和ゲート、５０，５１……インバータ
ゲート、６０……シフトレジスタ（４ビツトメモ
リ）。
Claims (1)
- １ １デイジツトづつｎ多重された時分割多重信
号より３ビツト多数決論理によつて情報を復号す
る回路において、ｎビツトのメモリと、第１回目
の受信信号をそのまま前記メモリに順次書込む回
路と、第２回目の受信信号と前記ｎビツトメモリ
に保持されたいた内容と順次排他的論理和をとつ
た結果で前記メモリを書替える回路と、第１回目
と第２回目の受信信号が一致した場合には第２回
目の信号を受信している時点で、第２回目の受信
信号を出力する回路と、第３回目の受信時に前記
ｎビツトメモリの保持内容でオン、オフされた第
３回目の受信信号が出力される回路とから構成し
たことを特徴とする３ビツト多数決回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1261380A JPS56110342A (en) | 1980-02-05 | 1980-02-05 | 3-bit majority circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1261380A JPS56110342A (en) | 1980-02-05 | 1980-02-05 | 3-bit majority circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56110342A JPS56110342A (en) | 1981-09-01 |
| JPS6141174B2 true JPS6141174B2 (ja) | 1986-09-12 |
Family
ID=11810216
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1261380A Granted JPS56110342A (en) | 1980-02-05 | 1980-02-05 | 3-bit majority circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56110342A (ja) |
-
1980
- 1980-02-05 JP JP1261380A patent/JPS56110342A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56110342A (en) | 1981-09-01 |
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