JPS6238975A - 自己相関装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、ｂ”個の２進エレメントで符号化した入力信
号の一連のディジタルサンプル×（ｎ）（但しｎ−一■
、−−−−−−５Ｏ＋　−−−−−−−ｐ）の自己相関
関数のＮ個の自己相関（ｉＲ（ｋ）　（但しに＝０．−
−−、Ｎ−１）の各々が関係式 によって規定される自己相関値を発生させるため、入力
信号のＮ個の最新サンプルを記憶する第ルジスタと、自
己相関関数のＮ個の値を記↑ａする第２レジスタと、前
記関係式によって示されるＭ個のサンプルについて乗算
及び加算動作を行う少なくとも１個の乗算器及びこれと
協働する加算器とを具える自己相関装置に関する。

かかる自己相関装置は信号処理、特にスペクトル分析技
術において使用すると極めて有利である。

英国特許出廟第２．０５１　、４３５Ａ号にかがる自己
相関装置が開示されており、この既知の自己相関装置で
は第ルジスタをシフトレジスタとし、第２レジスタを計
数装置で構成している。

この従来の自己相関装置は集積回路技術において実現す
るには好適でない。実際上シフトレジスタの存在により
、集積化すべきシリコンウェハの表面積としてかなり大
きい表面積を必要とする。

一般に、一つの２進エレメントを−っのシフトレジスタ
によって処理するのに１ダースのＣＭＯ３トランジスタ
が必要になると推定される。

本発明の目的は、冒頭に述べた形式の自己相関装置であ
って、集積化するのに極めて好適なものを提供するにあ
る。

かかる目的を達成するため本発明の自己相関装置は、第
１及び第２レジスタを、各語が自己相関値を示す語及び
サンプルの値を示す語の連接である語線成形ランダムア
クセスタイプの少なくとも１個のメモリで構成し、各受
信サンプルに対しアドレス指定サイクルを発生しかつ前
記関係式の演算を制御するメモリ用アドレス指定及びシ
ーケンシング回路を具えたことを特徴とする。

このように、ランダムアクセスメモリを使用することに
より、一つの２進エメントを処理するのに４個のトラン
ジスタのみ必要とするに過ぎなくなる。

また本発明の自己相関装置は、前記タイプのメモリと、
乗算器と、加算器と、メモリの出力端子におけるサンプ
ルを記憶しかつこれをデュアル入力切換スイッチを介し
て乗算器に供給する第ルジスタと、アドレス指定及びシ
ーケンシング回路のアドレス指定サイクルの最終コード
によってアドレス指定されたメモリの出力端子における
サンプルを記憶しかつこれをキャリー出力端子に供給す
る第２レジスタを設けた少なくとも１個の自己相関ブロ
ックを以て自己相関装置を構成し、第ルジスタの出力端
子に接続しない前記切換スイソチの入力端子をキャリー
入力端子に接続するよう構成したことを特徴とする。

これらの特性により本発明の自己相関装置は同一構造の
複数の自己相関ブロックによって構成することができ、
これら自己相関プロ・ツクを集積形態において実現する
のに特に有利である。更に、自己相関ブロックの数を、
自己相関値の所望数の関数として選定することができる
。

次に本発明の実施例を図面につき説明する。

以下に述べる自己相関装置は１２８の自己相関値を発生
するよう構成され、ここでに＝０．１．−−−−１２１
であり、ｘ（ｎ）はこの関係式の計算の基礎となる最新
の受信サンプルを示す。

ディジタルサンプルはハスライン１０を介して伝送され
る。自己相関値は端子２０を介してユーザへ伝送する。

関係式（１）によって規定される動作を行わせるために
は、一方においてはサンプルｘ　（ｎ）に先行するＮ個
のサンプルを記憶してｐ及びｐ−Ｍ＋１の間の加算動作
を行わせることができるようにする必要があり、かつ他
方においては各新たな受信サンプル毎に値Ｒ（ｋ）を発
生し記憶できるようにする必要がある。本発明では語用
成形の少なくとも１個のランダムアクセスメモリ３０を
設け、その各詔が自己相関値Ｒ（ｋ）を示す詔及びサン
プルｘ（ｎ−に−１）を示す語の連接であり、更に、各
受信サンプルに対し１６個のアドレス指定コー１’ＡＤ
のアドレス指定サイクルを発生しかつ関係式（１）にお
いて規定される動作を信号Ｅ　、　ＩＰ　、　ＨＢＰ　
、　Ｔφ及びＰＥを用いて制御するアドレス指定及びシ
ーケンシング回路４０を設ける。

前記各語につきメモリ３０の入力端子を２群の入力端子
ＢＩＮ及びＲＩＮに分け、かつ出力端子をサンプル及び
自己相関にそれぞれ割り当てた出力端子Ｅ　ＯＩＩ　Ｔ
及びｌｌ０ＩＩＴから成る２群の出力端子に分ける。

本例ではアドレス指定サイクルは１６個のアドレスコー
ドへ口を発生することから成り、これはメモリ３０の容
量に対応し、各コードに対し出力端子ＥＯＵＴ及びＲＯ
ＵＴにおける語を考慮する続出時間を設定し、かつ入力
端子ＥＩＮ及びＲＩＮに存在する語を記憶するための書
込時間を設定する。これらの時間はメモリ３０の書込制
御端子札に供給する信号＋ＩＰによって規定する。これ
については後で詳細に説明する。

関係式（１１によって規定される乗算及び加算動作は乗
算器５０及び加算器６０によって行なう。加算器６０の
出力端はＡＮＤゲート６２に接続され、適切な値の信号
Ｅがこのゲートに供給された場合バッファレジスタ６５
に接続される。ゲート６２の出力信号を記憶するように
するためにはバッファレジスタ６５の記憶制御端子に信
号１１８Ｐを供給する必要がある。

このバッファレジスタの出力端子はメモリ３００Å力端
子ＲＩＮに接続する。加算器６０は２個の入力端子を有
し、その一方を出力端子１１０［ＩＴに接続しかつその
他方を乗算器５０の出力端子に接続する。乗算器５０は
２個の入力端子を有し、その一方を端子ＥＮに接続しか
つその他方を、信号Ｔφによって制御される２位置を有
する切換スイッチ７０の出力端子に接続する。この切換
スイッチは２個のアクセス入力端子を有し、その一方を
端子ＥＣＡに接続しかつその他方をレジスタ回路７５の
出力端子に接続し、このレジスタ回路は２個の縦続接続
したレジスタで構成し、これらレジスタの記録制御端子
に信号ＨＢＰ及びＨＰを供給してこのレジスタがこれら
の信号１１［ＩＰ及びＩＩＰの能動値又は活性値を分離
する期間に等しい時間遅れを発生するようにする。この
切換スイッチの出力ボートは乗算器５０の入力端子だけ
でなく、メモリ３０の入力端子ＥＩＮにも接続する。

メモリ３０の出力端子ＲＯＯＴは加算器６０の入力端子
だけでなく、端子ＲＲＯにも接続する。レジスタ７７を
設け、その出力端子を端子ＳＣＡに接続し、かつこのレ
ジスタの入力端子をメモリ３０の出力端子ＥＯＩＩＴに
接続する。このレジスタ７７の記憶制御端子には信号Ｐ
Ｅを供給する。

上述した装置ば値Ｒ（０）及びＲ（１５）を発生する自
己相関ブロック肛Ｏを構成する。他の値を発生させるた
め７個の他の自己相関ブロックＢＬＩ　〜Ｂ１，７を設
け、その構造の詳細は自己相関プロ・ツクＢ１，０の構
造と同一である。（第１図のＲ１，ｌ〜ＢＬ７における
参照数字は省略しである。）自己相関ブロックＢＬＩ　
は自己相関値Ｒ（１６）乃至Ｒ（３１）を処理し、自己
相関ブロックＢ］７２は自己相関（ｉｉ！ｆＲ（３２）
乃至Ｒ（４７）を処理し、以下同様にして自己相関ブロ
ックＢ１，７は自己相関値Ｒ（１１２）乃至Ｒ（１２７
）を処理する。これらの自己相関ブロックは次の態様で
相互接続する。

すべての端子ＥＮをパスライン１０に接続し、自己相関
ブロックＢＬＯの端子ＥＣＡをパスライン１０に接続し
、一方、他の自己相関ブロックの端子ＲＣＡは前位の自
己相関ブロックの端子ＳＣＡに接続する。従って、自己
相関ブロックＢ１，１　の端子ＥＣＡは自己相関ブロッ
クＢＬＯの端子ＳＣＡに接続し、　−−−−１自己相関
ブロツクＢＬ７の端子ＥＣＡは自己相関ブロックＢＬ６
（図示せず）の端子ＳＣＡに接続する。なお自己相関ブ
ロックＢＬ７の端子ＳＣＡが接続されないことに注意す
る必要がある。ある態様において端子ＥＣＡ及びＳＣＡ
は一つの自己相関ブロックから送出されかつ後続の自己
相関ブロックに到来するサンプルに対する入力端子及び
出力端子を構成する。アドレス指定及びシーケンシング
回路４０によって制御される続出回路８５により端子２
０に異なる値１？　（ｋ）を供給できるよ・うにする。

次に第１図の自己相関装置の動作のモートの概要を説明
する。

まず第１図における状態を説明する。即ち・瞬時″ｎ″
に信号×（ｎ）のサンプルがハスライン１０上に存在す
ると仮定する。

・自己相関ブロック旧７０のメモリ３０においてアドレ
ス″０”にはサンプルｘ（ｎ−１）及び自己相関値Ｒ（
０）から形成された語が既に存在し、アドレス“１”に
はサンプル×（ｎ−２）及び自己相関値Ｒ（１）から形
成された語が既に存在し、以下同様にしてアドレス“１
５″にはサンプルｘ（ｎ−１６）及び自己相関値Ｒ（１
５）が既に存在している。

・自己相関ブロックＢ１６１　のメモリ３０においてア
ドレス“０″乃至“１５′″（又は１６進法の“Ｆ″）
にはシンプルｘ（ｎ−ＩＴ）乃至ｘ（ｎ−３２）及び自
己相関値Ｒ（１６）乃至Ｒ（３１）がそれぞれ記憶され
ている。

・以下同様にして、ブロックＲ１，７のメモリ３０にお
いてアドレス“０°゛乃至“１５”　（又は１６進法の
“Ｆ”）にはサンプルｘ（ｎ−１１３）乃至ｘ（ｎ−１
２８）及び自己相関値Ｒ（１１２）乃至１１（１２７）
がそれぞれ記憶されている。

次に第２図につき、異なる自己相関ブロックＢｌ、０乃
至ＢＬ７のメモリ３０内でのサンプルχ（ｎ−４）の経
路を説明する。

新たなサンプル（例えばサンプルｘ　（ｎ）　）が瞬時
１０　（第２図）にライン１０に現われ、その存在が信
号Ｅｌｌによって通報されると、アドレス指定及びシー
ケンシング回路４０によって供給される信号ＰＥが値″
′１″となる。この瞬時においてすべてのメモリは読出
状態にあり（第２図にＲで示す）、信号ＩＰは値″１″
を有する。すべての自己相関ブロックＢＬＯ乃至ＢＬ７
の入力端子肋に供給されるアドレス指定コードが“Ｆ”
であるので、自己相関ブロックＢ］４０のメモリ３０の
出力端子ＥＯＵＴにはサンプルｘ（ｎ−１６）が存在し
、これがレジスタ７７に記憶される。従って、後続の自
己相関ブロックＢＬＩ　、　ＢＬ２．−−−〜−ＢＬ６
のレジスタ７７にサンプルｘ（ｎ−３２）、　ｘ−（ｎ
−４８）、　　−−−−−−ｘ（ｎ−１１２）を記憶さ
せることは容易である。然る後瞬時ｔ１にアドレス指定
及びシーケンシング回路４０がアドレスコード“θ″を
発生し、かつ信号Ｔφを活性状態に設定して切換スイッ
チ７０の出力端子をすべての自己相関ブロックＢ］、０
乃至ＢＬＶ内入力端子ＥＣＡに接続する。メモリは続出
状態“Ｒ″にあるので、その出力端子には、それぞれの
ブロックＢ１，０及びＢＬＩにつきサンプルｘ（ｎ−１
）及びｘ（ｎ−ＩＴ）が存在する。次いで瞬時ｔ２にお
いて信号＋ＩＰが値″０″　となりかつ信号ＨＯＰが値
“１”（ＩＩＢＰ　＝　ＩＩＰ）となり、即ちメモリ３
０ば書込モードに設定され、これを第２図において斜線
を施した部分Ｗで示す。

その場合自己相関ブロックＢＬＯ、ＢＬＩ、　−−−Ｂ
Ｌ７のメモリのアドレス“Ｏ１′にサンプルｘ（ｎ）　
、　ｘ（ｎ−１６）　。

−一一一−ｘ（ｎ−１１２）がそれぞれ記憶され、これ
らサンプルはライン１０並びに自己相関ブロックＢＬＯ
及び［ｌＬ６のレジスタ７７の出力端子から受信される
。信号ＨＢＰの立上り縁部により出力端子ＥＯｆｌＴに
おけるサンプルを遅延回路７５に記憶させるようにする
。自己相関ブロックＢＬＯの遅延回路７５がサンプルｘ
（ｎ−１）の記憶を開始し、自己相関ブロックＢ１，１
の遅延回路７５がサンプルｘ（ｎ−１７）の記４．ａを
開始し、以下同様にして自己相関ブロックＢ１．７の遅
延回路７５がサンプルｘ（ｎ−１１３）の記１．＃を開
始する。

次いで瞬時ｔ３にアドレス指定コードＡＤが“１″にな
りかつメモリが続出状態に設定される。この瞬時ｔ３に
おいては信号Ｔφは値“Ｏ″　となり、これはすべての
自己相関ブロックＢＬＯ乃至ＢＬ７の切換スイッチ７０
の出力端子が遅延回路７５の出力端子Ｓに接続されるこ
とを意味する。この瞬時ｔ３に生ずる信号層の立上り縁
部により、瞬時ｔ２に記憶したサンプルを出力させるよ
うにする。従ってそれぞれのサンプル 己相関ブロックＢＬＯ　、　ＢＬＩ　、　　−−−Ｂｌ
、７の遅延回路７５の出力端子Ｓに生じ、一方これら自
己相関ブロックのメモリ３０の出力端子Ｅ　Ｏ　ＩＩ　
Ｔにはサンプルχ（ｎ−２）。

ｘ（ｎ−１８）　、　　−−−−、ｘ（ｎ−１１４）が
存在する。従って信号）ＩＰが値“０″になる瞬時ｔ４
にサンプルに（ｎ−２）　、。

ｘ（ｎ−１８）　、　　−−−−−、ｘ（ｎ−１１４）
が遅延回路７５に記憶され、かつサンプルｘ（ｎ−１）
　、　ｘ（ｎ−１７）　、　　−−−。

ｘ（ｎ−１１３）がメモリのアドレス“１”に入る。こ
のようにして遅延回路７５によりすべてのサンプルが瞬
時ｔ５に生ずるアドレス指定サイクルの終端に１ライン
後方ヘシフトされることとなる。

瞬時ｔ５後に自己相関装置は新たなサンプルに対する待
機状態に調整される。この待機状態ではアドレスは“ビ
に維持され、信号１１Ｐは値“１″を保持し、即ちメモ
リ３０は続出状態に調整される。

次に、異なる自己相関値の形成を第３図につき説明する
。この図において瞬時ｔｏ　、　ｔｌ，　ｔ２　、　ｔ
３は第２図に示したものに対応する。サンプルｘ　（ｎ
）がライン１叶にに生じている旨ｉ［ｉＩｉされる瞬時
ｔｏの後に、アドレスコードが“０″となる瞬時ｔ１が
生じ、次いで自己相関ブロックＢ］７０のメモリ３０の
出力端子ＲＯＩＩＴに値Ｒ（０）が生じ、これが加算器
６０の一方の入力端子に供給され、他方入力端子には乗
算器５０による乗算動作の結果、即ち入力端子ＥＮ及び
ＥＣＡにおけるサンプルの積が生じ、自己相関ブロック
ＢＬＯについては積はｘ　（ｎ）・ｘ　（ｎ）であり、
自己相関ブロック旧、１については積はに（ｎ）・に（
ｎ−１６）であり、以下同様にして、自己相関ブロック
Ｂｌ、７については積は×（ｎ）・ｘ（ｎ−１１２）で
ある。これを自己相関ブロックＢｌ、０に対してだけ第
３図の横行５０Ｓに示す。瞬時ｔ３にアドレスコードは
値“ｌ”となり、これにより乗算器５０をして、端子Ｅ
Ｎ　（又はライン１０上）におけるサンプルと、遅延回
路７５の出力端子におけるサンプルとの積を計算せしめ
る。その結果この積は自己相関ブロックＢＬＯについて
はｘ（ｎ）　・ｘ（ｎ−１）となり、自己相関ブロック
Ｂ１．１についてＬＪ：ｘ（ｎ）・ｘ（ｎ−１７）　と
なり、以下同様にして、自己相関ブロックＢＬ７につい
てはｘ（ｎ）・に（ｎ−１１４）となる。この積を値Ｒ
（１）　、　Ｒ（１７）　、　−−−−、Ｒ（１１４）
と累算し、これはアドレスコードがヒに到達するまで継
続する。異なる値Ｒ（＋）が得られる態様は続出回路８
５の動作モードの説明において後で説明する。

第４図に示したアドレス指定及びシーケンシング回路４
０を以下に詳細に説明する。この回路は外部回路に接続
するための数個の入力ボートを有し、第１人力ボートに
は入力サンプルＸＥ（ｎ）を供給し、ライン１０を介し
て伝送するＪソ前にこのサンプルＸＥ（ｎ）をレジスタ
１００に供給する。その場合このサンプルはこのレジス
タ】００の出力端子において基準値ｘ（ｎ）を付与され
る。サンプルＸＥ　（ｎ）は信号ＥＯによって検査され
る。常に信号層によるゼロへのリセット後信号石が活性
状態に調整されるまで回路４０は作動できない。処理サ
ンプル数が所定数１、ＩＴに等しくなった場合回路４０
は相関動作の遂行を停止にし、この所定数の典型的な値
は数百から数千の範囲にわたる。続出回路を作動させる
ためには、信号１．１ｉＣを活性状態にする。しかしこ
の信号ＬＥＣを活性状態にする以前に、自己相関値の計
算が終了したことを示す信号■をチェ７クする必要があ
る。

回路４０はまずサンプルカウンタ１１０を具え、このカ
ウンタは信号ＲＺを供給されるゼロへのリセット入力端
子を有し、かつ信号ＰＥの各能動縁部に応動してその値
が増大する。この同じ縁部によりレジスタ】００に値を
記憶するのを制御する。信号ＰＥはＤ形双安定トリガ回
路１１２によって発生する。

この双安定トリガ回路の出力端子σは２個の入力端子を
有するＮＡＮＤゲー目１３の一方の入力端子に接続し、
このゲー目１３の他方入力端子は３個の入力端子を有す
るＮＡＮＩＩゲート１１４の出力端子に接続する。この
ゲート１１４の第１入力端子には信号ＥＤを供給し、第
２入力端子には不所望サンプルが考慮されるのを防ｌに
する信号ＩＮＨを供給し、第３入力端子はＤ形双安定ト
リガ回路１１６の出力端子Ｑに接続する。この双安定ト
リガ回路はその入力端子りに値“ドの論理信号を永久的
に供給され、かつそのトリガ入力端子には信号ＤＩＥＭ
を供給され、この信号はＡＮＤゲート１１７を介して双
安定トリガ回路１１２のゼロへのリセット入力端子にも
供給する。このデュアル人力ゲートは信号画に加え信号
■も供給される。双安定トリガ回路１１６のゼロへのり
セントは２個の入力端子を有するへＮｌｌゲート１１８
の出力信号によって行う。これら２個の入力端子のうち
一方の入力端子には信号ＲＺを供給しかつ他方入力端子
にはＤ形双安定トリガ回路１２０の出力端子Ｑから到来
する信号用を供給する。

この双安定トリガ回路１２０はその入力端子りに論理“
１°′信号を永久的に供給され、そのゼロへのりセント
入力端子には信号ＲＺを供給され、かつそのＩ・リガ入
力端子はコード比較器１２２の出力端子に接続する。こ
の比較器はサンプルカウンタ１１０に含まれるコードと
コード１、ＩＴとの什較を行う。デコーダ１２３により
カウンタ１１０の中間位置を復号する。双安定トリガ回
路１２４によりこの中間位置の１ｆｆｉ過を登録しかつ
信号Ｅを発生ずる。この双安定トリガ回路はそのＤ入力
端子に論理“１”信号を連続的に供給され、かつそのゼ
ロへのリセット入力端子には信号Ｈを供給される。コー
ドＡｎはレジスタ１３０によって発生し、その目的は、
ＮＡＮロゲート１３４によって発生した信号に応動して
、１ゲートを通過するに要する時間程度の僅かな遅延を
生　゛せしめる遅延素子１３５を介し７位置カウンタ１
３２の内容口０を登録するにある。このカウンタ１３２
は、信号ＲＺを供給されるゼロへのリセット入力端子を
有する。ＮＡＮｒｌゲート１３６はこのカウンタ１３２
をインクリメントする信号を発生する。ＮＡＮＤゲート
１３８の出力信号はゲー１〜１３４及び１３６の２入力
端子の一方に供給する。ゲート１３４の他方入力端子は
ＮＡＮＤゲー目４０目出０端子に接続し、がっゲーＩ・
１３６の他方入力端子はＮＡＮＤゲー目４３目出３端子
に接続する。ＮＡＮｒｌゲー目４０はその入力端子に信
号Ｈおよび１を供給され、ＮＡＮＤゲート１３８は信号
Ｘ及びＬＥＣを供給され、ＮＡＮＤゲート１４２は信号
ＰＥＡ。

■（及びｖＰを供給される。信号ＰＥＡは双安定トリガ
回路１４３から供給され、この双安定トリガ回路はその
Ｄ入力端子に信号ＰＥを供給され、そのトリガ入力端子
には信号１１を供給され、そのゼロへのリセット入力端
子には信号店を供給される。カウンタ１３２およびレジ
スタ１３０に異なるデコーダ１４５゜１４６及び１４７
を接続する。デコーダ１４５はＮＯＲゲートで構成し、
その４個の入力端子をカウンタ１３２の最下位側４位置
に接続し、このゲートは信号Ｎｌを発生する。、デコー
ダ１４６は同じくカウンタ１３２の最下位側４位置に接
続した４入力端子を有するＮＡＮＯゲートで構成され、
かつ信号ＮＥＴを発生する。

デコーダ１４７はカウンタ１３２の最下位倒４位置に対
応するレジスタ１３０の出力端子に接続する４人力端子
を有するＮＯＲゲートで構成され、かつ信号Ｔφを発生
ずる。コードＡｒｌもレジスタ１３０のこれら出力端子
から導出する。これより、最上位側２進エレメントを含
むカウンタ１３２の位置を用いてレジスタ１３０を介し
、続出回路８５の一部を構成する出力マルチプレクサ１
５０を制御する。カウンタ１３２は２部分に分けられ、
これらの各部分を独立した態様で再初期設定することが
でき、即ちカウンタのこれらの部分のすべての位置は“
１＃に設定される。最下位側４位置に関連する部分は信
号−雇によって１″に設定することができ、最上位倒３
位置に関連する部分は、それぞれ信号Ｖ、　　Ｆ及びＸ
を供給される３入力端子を有するＮＡＮＤゲート１５２
の出力信号によって“１″に設定できる。信号ＶはＤ形
双安定トリガ回路１６２の出力端子Ｑにおける信号であ
り、この双安定トリガ回路のＤ入力端子には別のＤ形双
安定トリガ回路１６３の出力端子Ｑに生ずる信号ｖｐを
供給する。双安定トリガ回路１６２はそのトリガ入力端
子に信号肩を供給され、かつそのゼロへのリセット入力
端子にはＡＮＤゲーＨ６５によって供給される信号五が
供給される。双安定トリガ回路１６３はそのＤ入力端子
をＮＯＲゲート１６７の出力端子に接続し、そのトリガ
入力端子には信号Ｉ］を供給され、そのゼロへのりセン
ト入力端子には信号行を供給される。ゲート１６７のこ
れら２入力端子の一方にはデコーディングゲート１４６
によって発生する信号ＮＥＴを供給し、他方入力端子に
はＤ形双安定トリガ回路１７０の出力端子に生ずる信号
ｆを供給する。またそのＤ入力端子には論理“１”信号
を連続的に供給し、そのトリガ入力端子はＡＮＤゲート
１７２の出力端子に接続し、そのゼロへのリセット入力
端子には信号在を供給する。

信号Ｆはその出力端子Ｑに生ずる。ＡＮＤゲート１７２
はその２入力端子にデコーディングゲート１４５によっ
て処理された信号Ｎｌと信号Ｈとを供給される。

信号ＦはＤ形双安定トリガ回路１７５のトリガ入力端子
に供給する。この双安定トリガ回路１７５はそのＤ入力
端子を双安定トリガ回路１２０の出力端子Ｑに接続して
信号ＳＴＴを供給されるようにし、そのゼロへのリセッ
ト入力端子には信号豆を供給される。この双安定トリガ
回路１７５の出力端子Ｑ及びＱに信号Ｘ及びＸが生ずる
。信号ＣＬを送出するゲート１６５は２入力端子を有し
、その一方に信号ＲＺを供給され、かつその他方をＮＡ
ＮＤゲート１７７の出力端子に接続する。このゲー１−
１７７の２入力端子の一方には双安定トリガ回路１６２
の出力端子Ｑから信号Ｖを供給し、かつ他方入力端子に
は信号Ｈを供給する。３入力端子を有する２個のへＮＤ
ゲ−）１８０及び１８２が信号ＩＰ及びＨＢＰをそれぞ
れ発生ずる。信号Ｆ及びＸはこれらゲートの２入力端子
に供給する。信号■（はゲー１１８′　の第３の入力端
子に供給し、信号Ｍはゲート１８２の第３の入力端子に
供給する。クロック回路２００は補数信号■１及び１を
発生する。

続出回路の一部を構成するマルチプレクサ１５０は８入
力端子を有し、各入力端子を自己相関ブロックＢＬＯ乃
至ＢＬ７の出力端子ＲＲＯに接続する。これらの入力端
子のうちの１入力端子のマルチプレクサ１５０の出力端
子への接続はコード＾■、によって決定し、このコード
はカウンタ１３２から生ずる最上位側２進エレメントに
対するレジスタ１３０の３位置に含まれる。このマルチ
プレクサ１５０の出力端に一連の３状態増幅器１５３を
設ける。マルチプレクサの出力コードは信号ＬＥＣが能
動又は活性状態になるまで端子２０へ転送できず、従っ
て一連の増幅器１５３が導ｉ１杖態へ調整される。

次にアドレス指定及びシーケンシング回路４ｏの動作の
態様を説明する。

この動作は３つの段階即ち初期設定段階、計算段階及び
続出段階を含む。

＜ｏ　　　　ｘｊＷＺ　　　　ｈ ｎ及び画が活性又は能動状態になった瞬時からサンプル
ＸＥ　（ｎ）が発生でき、これにその付勢信号ＨＤが付
随する。この信号ＨＤは双安定トリガ回路１１２のトリ
ガ入力端子へ転送される。ゲー目１４ば開放されるので
、双安定トリガ回路１１６の出力端子における信号は値
“１”を有し、一方、信号ＩＮＩ＋が値“１′を有して
いるものと仮定する。双安定トリガ回路１１２がゼロに
リセットされた際ゲート１１３も開放され、その出力端
子ｄにおける信号が値“Ｊ”を有する。後述する所から
明らかなように、双安定トリガ回路１１２は新たなサン
プルの発生Ｊ２／前にゼロにリセットされるので、信号
ＰＥの活性又は能動値は各サンプルの発生に対応すると
想定できる。

この初期設定段階中全体を通じ信号Ｅは不活性又は非能
動値に留り、即ち値“０″を有する信号がメモリ３０の
入力端子ＲＩＮに供給される一方、所定数のサンプルが
デコーダ１２３によって検出される数を超える瞬時から
開放される次段において詳細に説明する如く、供給され
たサンプルがすべてのメモリ３０に漸時記１．ａされる
。双安定トリガ回路１２４の出力端子における信号Ｅは
“１″に変化する。

（０）肚算段惜 まず第５図につき、アドレス指定サイクルと、計算のた
めの異なる信号と、異なる自己相関値の更新の発生する
態様を説明する。第５図において第２及び３図における
と対応する瞬時は同し参照数字を付して示す。信号ＰＥ
の立上り縁部に対応する第５図の瞬時ｔｏをまず考察す
る。然る後信号Ｈが値″１”になる瞬時ｔＯ゛を考察し
、この信号変化により双安定トリガ回路１４３の状態を
変化させるので、信号ＰＥＡが値“１″となり、従って
ゲート１４２を導通状態ならしめる。その結果デー１司
４２及びゲー目３６が信号百の通過を可能ならしめるの
で、カウンタの内容口０を信号Ｈの立−Ｌり縁部に対応
する瞬時ｔＯ′　に１だけインクリメントできる。瞬時
ｔＱ′以前にはカウンタの内容００（この瞬時には最下
位側の４つの２進エレメントが考慮される）は“ビであ
ったので、瞬時ｔＯ゛後には内容は“０”となると仮定
する。然る後瞬時ｔ１にこの内容はレジスタ１３０に転
送される。内容００の０からＥへの移行に対し信号ＮＥ
Ｔが値“１”となり、かつＡＤ＝Ｏに対し信号Ｔφが値
″１″　となることに注目すれば十分である。切換スイ
ッチ７０（第１図）内では信号Ｆの立上り縁部に対応す
る瞬時ｔ１にＴφのこの値“１′によりその出力端子を
してＥＣＡの出力に結合せしめ、これにより信号１（Ｐ
及びＨＯＰが能動又は活性状態になり得るようにする。

然る後、信号Ｈの各立下り縁部によりカウンタの内容０
口をインクリメントせしめ、従ってこの内容は次の順次
の値“０″。

１″、“’２”、−−−−−一″Ｅ”及び“Ｆ″となる
。例えば、コ−）’ＱＱが値“Ｆ′となる瞬時ｔ４’を
考察する。その結果この瞬時に信号Ｎｌ’！Ｔは値“０
”に変化する。ゲ−［６７の出力端子における信号の（
直は“１″になり、瞬時ｔ４−後に生ずる立上り縁部に
より信号■が値“１”に変化し、これによりゲート１４
２が閉成され、カウンタ１３２がインクリメンティング
を体重する。然る後信号ＩＩの立上り縁部（即ち信号Ｈ
の立下り縁部）によって規定される瞬時ｔ４″において
双安定トリガ回路１６２の状態が変化し、信号■が値“
１”となる。この値“１”への変化により双安定トリガ
回路１１２及び１４３がトリガされ、信号ＰＥ及びＰＥ
Ａが値“０″　となる。信号■が値“１”を有するから
、ゲー目７７は開放され、信号Ｈが値“１″になったと
き、瞬時ｔ５において信号ｍｌが活性又は能動状態とな
り、これにより信号Ｆ、ＶＰ及びＶがゼロにリセットさ
れ、信号Ｃ１，が再び不活性又は非能動状態となる。こ
の瞬時ｔ５以後に新たなサンプルを処理することができ
る。

（ハ）　１徴す１１支Ｊ拷− 第６図を参照すると、この読出動作を行うことができる
ようにするためには、カウンタ１１０によって計数され
る処理サンプルの数を語１．ＩＴによって確立される所
定数ならしめることが必要である。

これは比較器１２２によって検出し、これを検出した場
合比較器は双安定トリガ回路１２２の状態を変化させ、
その瞬時１１０に信号ＳＴＴが値“１″となり、補数信
号ＳＴＴが双安定トリガ回路１６６のゼロへのリセット
入力端子に供給され、これによりゲート１４４が閉成さ
れる。その瞬時以降の新たなサンプルの到来については
考察しない。最後のサンプルに対しても他のサンプルに
対するのと同じ手順が施される。唯一の変化は信号Ｖが
値“ｌ”となる瞬時ｔｔｌにおいて起る。然る後瞬時ｔ
ｔ２において信号Ｘが値“１″　となり、これは信号Ｆ
の立下り縁部によって、かつ信号ＳＴＴが双安定トリガ
回路１７５のＤ入力端子に供給されるという事実に起因
してトリガされる。値Ｘ＝１にまりカウンタ１３２の最
下位側３ビットを発生させることができ、次いでこれら
ビットを各アドレス指定サイクル後毎にインクリメント
させることができる。その瞬時にゲート１８０及び１３
２は閉成され、信号＋ＩＰ及びＨＢＰは最早や発生でき
なくなる。同様にゲート１４０が閉成され、信号Ｈは“
Ｆ”であるカウンタ１３２の内容をレジスタ１３０に最
早や転送できなくなる。次いで読出動作が開始され、ユ
ーザに対しては、読出動作を行う前に、信号ＳＴＴが所
望値を有するか否かをチェックすることが常に推賞され
る。このチェックの結果が可であれば当該システムは非
同期モードにおいて作動し、信号ＬＥＣのパルスレート
において続出が行われる。瞬時ｔｔ５にこの信号の第１
パルスが発生する。このパルスの立上り縁部によりカウ
ンタ１３２がインクリメントし、その結果ゼロへと進み
、然る後、遅延素子１３５によって発生した時間遅れの
後カウンタ１３２の内容がレジスタ１３０へ転送される
。

例えば、１１個の２進ニレメンｌ−において計算された
自己相関値は、瞬時ｔｔ７に生ずる第２パルスに応動し
て、Ａｎにおけるアドレスコードがゼロに等しくなった
ときにメモリ３０（第１図）からの出力端子ＲＲＯに発
生ずることに注意する必要がある。

コードＡＬ　＝　Ｏである第１アドレス指定サイクル中
に端子２０に係数Ｒ（０）が発生し、然る後Ｒ（１）−
〜〜−−−−Ｒ（１５）が導出され、然る後コード肚が
値“１″　となり、然る後Ｒ（１６）　、　Ｒ（１７）
−−−−−−−−−−が導出され、最後に値Ｒ（１１２
）乃至Ｒ（１２７）が最後の自己相関ブロックＢＬ７か
ら導出される。

本発明による自己相関の実施はサンプルを符号（＋）又
は（−）を示す単一の２進エレメントだけで符号化する
場合一層有利になる。かかる場合の使用に好適な乗算器
５０の実施例を第７図に示す。

本例の乗算器５０は排他的論理和ゲート２０１を基礎と
して構成し、その２個の入力端子はこの乗算器のオペラ
ンド入力端子となる。このゲート２０１の出力端子はＡ
ＮＤゲート２０２の２入力端子の一方及びインバータ２
０４の入力端子に接続し、このインバータの出力端子は
ＯＲゲート２０６の２入力端子の一方に接続する。ゲー
ト２０６及び２０２の他方入力端子にはモード（ＭＯＤ
Ｅ）信号を供給し、その機能は後で説明する。ＯＲゲー
ト２０６の出力端子からは”ｍｏ”で示した最下位エレ
メントが例えば、４ビット語につき加算動作を行う加算
器に供給され、加算器５０の出力端子における最下位側
の残りの３つの２進工レメンピｍｌ　＋　ｍ２　、　ｍ
３”はすべてゲート２０２の出力端子から導出する。

加算器に供給する４つの２進エレメントから成る語はモ
ード信号の値の関数として変化させる。

次にモード信号−〇の場合を説明する。

ゲート２０１の入力端子における２信号が同し値を有す
る場合即ち同じ符号を有する場合、ゲート２０１の出力
信号は“０”になるので、語ｍ３　＋　ｍ２　＋ｍｌ　
、ｍＯは“０００１”となり、またゲート２０１の入力
端子における２信号が異なる値を有する場合、この語は
“ｏｏｏｏ”となる。

次にモード信号−１の場合を説明する。

この場合にはゲート２０１の２入力端子における２信号
が同一符号を有するとき、前記の語はｍ３　。

ｍ２　、　ｍｌ　、　ｍｏ　＝　０００１　となる。

またこの場合ゲート２０１の２入力端子における２信号
が異なる符号を有するとき、前記の語はｍ３゜ｍ２　、
　ｍｌ　、　ｍｏ　＝　１１１１　となり、これは−１
に対応する。

【図面の簡単な説明】

第１図は本発明の自己相関装置の実施例を示すブロック
図、 第２及び３図は第１図の作動説明図、 第４図は第１図のアドレス指定及びシーケンシング回路
の実施例を示すブロック図、 第５及び６図は第４図の作動説明図、 第７図は第１図の乗算器の実施例を示すブロック図であ
る。 ＢＬＯ〜ＢＬ７・・・自己相関ブロック１０・・・パス
ライン　　　　２０・・・端子３０・・・ランダムアク
セスメモリ ４０・・・アドレス指定及びシーケンシング回路５０・
・・乗算器　　　　　　６０・・・加算器６２・・・ゲ
ート回路　　　　６５・・・バンファレジスタ７０・・
・切換スイッチ　　　７５・・・遅延回路７７・・・レ
ジスタ　　　　　８５・・・続出回路】００・・・レジ
スタ　　　　１１０・・・サンプルカウンタ１１２・・
・Ｄ形成安定トリガ回路 １１３、１１４・・・ＮＡＮＤゲート １１６・・・Ｄ形成安定トリガ回路 １１７、１１８・・・へＮＤゲート １２０・・・Ｄ形成安定トリガ回路 １２２・・・コード比較器　　１２３・・・デコーダ１
２４・・・双安定トリガ回路 １３０・・・レジスタ　　　　１３２・・・７位置カウ
ンタ１３４・・・ＮＡＮＤゲート１３５・・・遅延素子
１３６、１３８．１４０．１４２・・・ＮＡＮＤゲート
１４３・・・Ｄ形成安定トリガ回路 １４５、１４６．１４７・・・復号ゲート１５０・・・
マルチプレクサ　１５２・・・ＮＡＮＤゲート１５３・
・・３状態増幅器 １６２、１６３・・・Ｄ形成安定トリガ回路１６５・・
・ＡＮＤゲート　　　１６７・・・ＮＯＲゲート１７２
・・・＾ＮＤゲート １７５・・・Ｄ形成安定トリガ回路 １７７・・・ＮＡＮロゲート　　　１１３０．１８２・
・・八ＮＤゲート２００・・・クロック回路　　２０１
・・・排他的論理和ゲート２０２・・・ＡＮＩ’ｌゲー
ト　　　２０４・・・インバータ２０６・・・ＯＲゲー
ト

Claims (1)

1. 【特許請求の範囲】 １、“ｂ”個の２進エレメントで符号化した入力信号の
   一連のディジタルサンプルｘ（ｎ）（但しｎ＝−∞、…
   ……、０、………ｐ）の自己相関関数のＮ個の自己相関
   値Ｒ（ｋ）（但しｋ＝０、………、Ｎ−１）の各々が関
   係式 Ｒ（ｋ）＝■＾ｎ＾＝＾ｐ＿ｎ＿＝＿ｐ＿−＿Ｍ＿＋＿
   １ｘ（ｎ）・ｘ（ｎ−ｋ）によって規定される自己相関
   値を発生させるため、入力信号のＮ個の最新サンプルを
   記憶する第１レジスタと、自己相関関数のＮ個の値を記
   憶する第２レジスタと、前記関係式によって示されるＭ
   個のサンプルについて乗算及び加算動作を行う少なくと
   も１個の乗算器及びこれと協働する加算器とを具える自
   己相関装置において、第１及び第２レジスタを、各語が
   自己相関値を示す語及びサンプルの値を示す語の連接で
   ある語編成形ランダムアクセスタイプの少なくとも１個
   のメモリで構成し、各受信サンプルに対しアドレス指定
   サイクルを発生しかつ前記関係式の演算を制御するメモ
   リ用アドレス指定及びシーケンシング回路を具えたこと
   を特徴とする自己相関装置。 ２、前記タイプのメモリと、乗算器と、加算器と、メモ
   リの出力端子におけるサンプルを記憶しかつこれをデュ
   アル入力切換スイッチを介して乗算器に供給する第１レ
   ジスタと、アドレス指定及びシーケンシング回路のアド
   レス指定サイクルの最終コードによってアドレス指定さ
   れたメモリの出力端子におけるサンプルを記憶しかつこ
   れをキャリー出力端子に供給する第２レジスタを設けた
   少なくとも１個の自己相関ブロックを以て自己相関装置
   を構成し、第１レジスタの出力端子に接続しない前記切
   換スイッチの入力端子をキャリー入力端子に接続する特
   許請求の範囲第１項記載の自己相関装置。 ３、少なくとも２個の自己相関ブロックを具え、第１自
   己相関ブロックのキャリー入力端子にサンプルを供給し
   、後続の自己相関ブロックのキャリー入力端子を前位の
   自己相関ブロックのキャリー出力端子に接続する特許請
   求の範囲第２項記載の自己相関装置。 ４、前記メモリに含まれる異なる自己相関値を導出する
   読出回路を具える特許請求の範囲第１乃至３項中のいず
   れか一項記載の自己相関装置。 ５、サンプルをその符号を示す単一ビット（ｂ＝１）で
   符号化する特許請求の範囲第１乃至３項中のいずれか一
   項記載の自己相関装置。 ６、乗算器にモードコード供給入力端子を設けて、第１
   モードにおいては同一符号の２サンプルに対し乗算の結
   果に値“１”を割り当て、異なる符号の２サンプルに対
   し乗算の結果に値“０”を割り当て、第２モードにおい
   ては同一符号の２サンプルに対し乗算の結果に値“−１
   ”を割り当て、異なる符号の２サンプルに対し乗算結果
   に符号“０”を割り当て、第２モードにおいて同一符号
   の２サンプルに対し乗算の結果に値“１”を割り当て、
   異なる符号の２サンプルに対し乗算の結果に値“−１”
   を割り当てる特許請求の範囲第５項記載の自己相関装置
   。