JPS6142051A - ビツトスリツプ検出方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はエラスティックメモリ回路に係り、特にエラス
ティックメモリ回路においてビットスリップが生じたと
きこれを確実に検出することができる方式に関するもの
である。

〔従来の技術〕

エラスティックメモリ回路は、クロック乗換え機能を有
しデータの入出力のタイミングを調整する等の目的に用
いられるものであって、書込みクロック肛にに同期した
入力データＤＩＮを一旦メモリ内に蓄え、書込みクロッ
クＷＣＫとはジッタを持った書込みクロックＲＣＫによ
って書込みて出力データＤＯＵＴを得るものである。

第４図は、エラスティックメモリ回路の一般的構成を示
したものである。同図において１はメモリ部（ＭＥＭ）
、２はメモリ部１に対する書込みアドレスを指定する書
込みアドレスカウンタ（ＷＣＮＴＲ）、３はメモリ部１
に対する書込みアドレスを指定する書込みアドレスカウ
ンタ（ＲＣＮＴＲ）を示し、メモリ部１はデコーダ４，
５およびｎＸｌのメモリセルアレイ６からなっている。

第４図において、書込みアドレスカウンタ２はメモリセ
ルアレイ６のセル数ｎに対応したＮ進カウンタであって
、書込みクロック−ＣＫをカウントして書込みアドレス
を発生し、このアドレスはデコーダ４を経てメモリセル
アレイ６のアドレス線に変換されてメモリセルアレイ６
に与えられ、これによってメモリセルアレイ６は書込み
クロックＷＣＫに同期して入力データＤＩＮを記憶する
。読出しアドレスカウンタ３はメモリセルアレイ６のセ
ル数ｎに対応したＮ進カウンタであって、読出しクロッ
クＲＣＫをカウントして書込みアドレスを発生し、この
アドレスはデコーダ５を経てメモリセルアレイ６のアド
レス線に変換されてメモリセルアレイ６に与えられ、こ
れによってメモリセルアレイ６に記憶されたデータが読
出されて出力データＤＯＵＴを生じる。

この場合初めに、書込みアドレスカウンタ２の値を書込
みアドレスカウンタ３の値に対しである値ｍだけ小さく
セットしておけば、書込みクロック−ＣＫが読出しクロ
ックＲＣにに対してｍビット遅れて書込みと書込みとが
同じアドレスに対して行われるようにならないかぎり、
データの書込み。

書込みは正常に行われる。逆に書込みクロック１ＩＩＣ
にが進んだ場合は、（ｎ−ｍ）ビット進んで書込みと書
込みとが同じアドレスに対して行われるようにならない
かぎり、データの読出し、書込みは正常に行われる。従
って第４図のエラスティックメモ、す回路によって、書
込みクロックＷＣＸの読出しクロックＲＣにに対する＋
（ｎ−ｍ）ビット、−ｍビットのジッタを吸収すること
ができる。

このようなエラスティックメモリ回路において、書込み
、書込みが同一アドレスに対して行われるようになると
、データの読損じすなわちビットスリップを生じるため
、これを検出することが必要になる。

従来ビットスリップの検出方法としては、書込みアドレ
スカウンタと書込みアドレスカウンタのカウント値を比
較して、一致したことによってビットスリップを検出す
る方法が行われている。

第５図は従来のビットスリップ検出回路の構成を示した
ものである。同図においては、第４図におけると同じ部
分を同じ番号で示しており、７は比較器（ＣＯＭＰ）で
ある。

また第６図は第５図に示されたビットスリップ検出回路
の動作を説明するタイムチャートであって、書込みクロ
ックＷＣＫ　、書込みアドレスカウンタ２のカウント、
書込みクロックｌ？ＧＫ　、書込みアドレスカウンタ３
のカウントおよび比較器７の比較結果をそれぞれ示して
いる。

第５図および第６図において、書込みアドレスカウンタ
２は書込みクロック−〇にをカウントし、書込みアドレ
スカウンタ３は書込みクロックＲＣＫをカウントする。

比較器７は両カウンタのカウント結果を比較して、一致
したとき第６図にＡで示すように検出パルスを発生する
。しかしながら各カウンタのカウント値変化時には出力
不定状態が生じるため、比較器７はカウント値が一致し
ないときでも瞬間的に一致を検出してＢ、Ｃ等に示すよ
うに短いパルスすなわちハザードを発生する可能性があ
り、これによって誤ってビットスリップ検出を行う恐れ
がある。この場合適当なりロックを用いて比較器出力を
ラッチしなおすことによって、このようなハザードを除
去することが考えられるが、書込みクロック−ＣＫと書
込みクロックＲＣＫとは全く非同期であるから、いずれ
のクロックによってラッチするのも適当でなく、このよ
うな手段もとることができない。

〔発明が解決しようとする問題点〕

本発明はこのような従来技術の問題点を解決しようとす
るものであつ゛（、書込みクロックと書込みクロックと
が全く非同期なエラスティックメモリ回路において、書
込みアドレスカウンタのカウント値と書込みアドレスカ
ウンタのカウント値とを比較する比較器出力をラッチす
ることができ、従ってハザードを除去してビットスリッ
プを正しく検出することができるようにしようとするも
のである。

〔問題点を解決するための手段〕

本発明においては、書込みクロックと書込みクロックと
を十分高速なマスククロツタでサンプリングして得られ
たクロックによって、書込みアドレスカウンタと書込み
アドレスカウンタとを動作させ、両アドレスカウンタの
カウント結果を比較して得られた出力を、サンプリング
して得られた書込みクロックまたは書込みクロックによ
ってラッチして所要の出力を得る。

〔作　用〕

本発明においては、書込みアドレスカウンタと書込みア
ドレスカウンタとはマスタクロックに同期して動作する
ので、両カウンタは確定した位相で動作し、従ってカウ
ンタ値の比較結果をラッチすることによってハザードを
除去してビットスリップ検出信号を得ることができる。

〔実施例〕

第１図は本発明のビットス・リップ検出方式の一実施例
の構成を示している。同図において第５図におけると同
じ部分は同じ番号で示されており、１１．１２はサンプ
リング回路（ＳＡＭＰ）　、１３．１４．１５はフリッ
プフロップ（以下Ｐ、Ｆと略す）である。

また第２図は第１図に示された実施例の動作を説明する
タイムチャートであって、マスタクロックＭＣＫ　、書
込みクロック−〇に、サンプリングされた書込みクロッ
クｗｃｘｓ、書込みアドレスカウンタ２のカウント、書
込みクロックＲＣＫ　、サンプリングされた書込みクロ
ックＲＣＫＳ、書込みアドレスカウンタ３のカウント、
比較器７の比較結果およびビットスリップ検出信号５Ｌ
ＩＰをそれぞれ示している。

第１図および第２図において、サンプリング回Ｂ１１．
１２は高速のマスタクロックＭＣＫによって書込みクロ
ック−ＣＫ　、書込みクロックＲＣＫをサンプリングし
て、それぞれのクロックのや上り時、マスタクロック？
ＩＣＫの一周期分のパルスからなる書込みクロック−Ｃ
ＫＳ、書込みクロックＲＣＫＳをマスククロックＭＣＩ
に同期して発生する。この同期したクロック−ＣＫＳ、
　ＲＣＫＳによってそれぞれ書込みアドレスカウンタ２
．書込みアドレスカウンタ３を動作させる。

比較器７は書込みアドレスカウンタ２．書込みアドレス
カウンタ３のカウント値を比較して、両カウンタのカウ
ント値が一致したときは第２図にＡで示すように４検出
パルスを発生し、また一致しないときでも両カウンタの
カンウド値の変化時Ｂに示すようにハザードを発生する
。

これによってメモリ部１に対して書込みアドレスと読出
しアドレスが指定される。一方、入力データＤＩＮは書
込みクロック−ＧＫに応じてＦ、、Ｆ　１４に保持され
てメモリ部１に加えられており、このデータはサンプリ
ングされた書込みデータＷＣＫＳに同期してメモリ部１
の指定アドレスに書込まれる。

またメモリ部１から書込みアドレス指定に応じて読出さ
れたデータは、書込みクロックＲＣにに応じてＦ、Ｆ　
１５に保持されて出力データＤＯＵＴを生じる。

Ｆ、Ｆ　１３は例えばサンプリングされた書込みクロッ
クＲＣＫＳによって比較器７の出力をラッチする。

前述のように両カウンタのカウント値はマスタクロック
ＭＣＫに同期して変化するので、このようにして比較器
７の出力をラッチしなおすことによって、Ｆ、Ｆ　１３
の出力に検出パルスＡに対応してビットスリップ検出信
号を生じるが、短いパルスからなるハザードＢはラッチ
されないため出力に現れず、これを除去することができ
る。

第３図は本発明の一応用例を示したものであって、第１
図におけると同じ部分は同じ番号で示されているが、第
１図の場合と異なり書込みアドレスカウンタ２．書込み
アドレスカウンタ３は、Ｆ。

Ｆ　１３の出力であるビットスリップ検出信号５ＬＩＰ
によって制御されるようになっている。すなわち第３図
の場合は、ビットスリップ検出信号５ＬＩＰが発生した
とき、これによって書込みアドレスカウンタ２と書込み
アドレスカウンタ３と）よ、そのカウント値がある値だ
け異なるようにセントしなおされるので、両カウンタの
カウント値は一致しなくなり、エラスティックメモリ回
路は正常な動作を回復する。

〔発明の効果〕

ツクによって該メモリに書込まれたデータを読出すエラ
スティックメモリ回路において、メモリにデータを書込
む書込みアドレスカウンタとメモリからデータを読出す
書込みアドレスカウンタとは同一の高速クロックによっ
て同期化しているので、両アドレスカウンタは常に確定
した位相で動作し、従って両アドレスカウンタの出力を
比較して一致したときビットスリップ検出信号を発生す
る際に、比較回路においてハザードを生じても比較器出
力をラッチすることによってこれを除去することができ
、ビットスリップの検出を正しく行うことができる。

【図面の簡単な説明】

第１図は本発明のビットスリップ検出方式の一実施例の
構成を示す図、第２図は第１図の実施例における動作を
説明するタイムチャート、第３図は本発明の一応用例を
示す図、第４図はエラスティックメモリ回路の構成を示
す図、第５図は従来のビットスリップ検出方式を示す図
、第６図は第５図の方式における動作を説明するタイム
チャートである。 １・・・メモリ部（Ｍｌ！Ｍ）、２・−書込みアドレス
カウンタ（ＷＣＮＴＲ）　、３・・・書込みアドレスカ
ウンタ（ＲＣＮＴＲ）　、４．　５〜・・デコーダ、６
・−メモリセルアレイ、７・−・比較器（ＣＯＭＦ）　
、１１．１２・・・サンプリング回路（ＳＡＭＰ）　、
１３．１４．１５−・・フリップフロップ（Ｆ、Ｆ）

Claims (1)

【特許請求の範囲】
1. 書込みクロックによつてメモリにデータを書込み読出し
   クロックによつて該メモリに書込まれたデータを読出す
   エラスティックメモリ回路において、高速クロックによ
   つて書込みクロックをサンプリングして該高速クロック
   に同期した書込みクロックを発生する手段と、該同期化
   された書込みクロックによつてメモリへの書込みアドレ
   スを発生する書込みアドレスカウンタと、前記高速クロ
   ックによつて読出しクロックをサンプリングして該高速
   クロックに同期した読出しクロックを発生する手段と、
   該同期化された読出しクロックによつてメモリへの読出
   しアドレスを発生する読出しアドレスカウンタと、前記
   書込みアドレスカウンタと読出しアドレスカウンタとの
   それぞれのカウント値を比較して一致したとき出力を発
   生する比較器と、該比較器の出力を前記同期化したいず
   れかのクロックによつてラッチする手段とを具え、該ラ
   ッチ手段の出力によつてエラスティックメモリ回路にお
   けるビットスリップを検出することを特徴とするビット
   スリップ検出方式。