JPS6142346B2 - - Google Patents
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- JPS6142346B2 JPS6142346B2 JP53126009A JP12600978A JPS6142346B2 JP S6142346 B2 JPS6142346 B2 JP S6142346B2 JP 53126009 A JP53126009 A JP 53126009A JP 12600978 A JP12600978 A JP 12600978A JP S6142346 B2 JPS6142346 B2 JP S6142346B2
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明はメモリ装置に関し、特にスタテイツク
型の半導体メモリ装置に関するものである。
型の半導体メモリ装置に関するものである。
半導体記憶装置としてはその動作の態様により
スタテイツク型とダイナミツク型の２種類があ
る。ダイナミツク型の半導体メモリにおいては
MOS容量若しくはPN接合容量に情報を記憶させ
るものであつて集積度も高く大容量でかつ低消費
電力のメモリ装置が容易に得られるが当該容量に
蓄積された電荷が半導体中の再結合中心に捕獲さ
れてある時定数をもつて徐々に減少する。従つて
その時定数で定まる時間内を周期としていわゆる
リフレツシユ動作を行う必要があり、よつてメモ
リ周辺回路や動作タイミングの制御等が複雑とな
る欠点がある。
スタテイツク型とダイナミツク型の２種類があ
る。ダイナミツク型の半導体メモリにおいては
MOS容量若しくはPN接合容量に情報を記憶させ
るものであつて集積度も高く大容量でかつ低消費
電力のメモリ装置が容易に得られるが当該容量に
蓄積された電荷が半導体中の再結合中心に捕獲さ
れてある時定数をもつて徐々に減少する。従つて
その時定数で定まる時間内を周期としていわゆる
リフレツシユ動作を行う必要があり、よつてメモ
リ周辺回路や動作タイミングの制御等が複雑とな
る欠点がある。
一方、スタテイツク型の半導体メモリにおいて
は、各メモリセルに常時電流を流して記憶情報を
保持するものであるから、消費電流も多くまた各
セルの素子数も多く大容量のメモリには不向では
あるが、上述の如きリフレツシユ動作が不要なた
めに、4Kビツト等の小容量のメモリ装置が用い
られている。
は、各メモリセルに常時電流を流して記憶情報を
保持するものであるから、消費電流も多くまた各
セルの素子数も多く大容量のメモリには不向では
あるが、上述の如きリフレツシユ動作が不要なた
めに、4Kビツト等の小容量のメモリ装置が用い
られている。
本発明はかかるスタテイツク型の半導体メモリ
装置において、スタテイツク型メモリの特有の問
題である消費電力の削減を図りかつ高集積化可能
としたメモリ装置を提供することを目的としてい
る。
装置において、スタテイツク型メモリの特有の問
題である消費電力の削減を図りかつ高集積化可能
としたメモリ装置を提供することを目的としてい
る。
低濃度の半導体基板と該基板中に形成された逆
導電型の高濃度不純物領域とのなすPN接合は、
そのPN接合間が無電圧状態の場合PN接合固有の
いわゆる障壁電圧をその両端間に有しており、そ
の障壁電圧ＶBは、基板濃度ＮAが不純物領域のそ
れＮBに比し著しく小なる場合には次式で示され
る。
導電型の高濃度不純物領域とのなすPN接合は、
そのPN接合間が無電圧状態の場合PN接合固有の
いわゆる障壁電圧をその両端間に有しており、そ
の障壁電圧ＶBは、基板濃度ＮAが不純物領域のそ
れＮBに比し著しく小なる場合には次式で示され
る。
ＶB≒ｑ・ＮＡ・ＷＰ ２／２ε ………(1)
ｑは電子電荷、ＷPは空乏層の幅、εは半導体
の誘電率である。
の誘電率である。
従つて、本発明は、当該障壁電圧ＶBを半導体
スイツチング素子例えば絶縁ゲート電界効果トラ
ンジスタ（IGFET）の閾値電圧ＶTより高く設定
し一方、そのPN接合部に必要に応じて外部から
閾値電圧ＶTより低い逆電圧を印加する構成と
し、もつて障壁電圧ＶB及び逆電圧によりIGFET
をオンオフ制御が可能となるという知見に基づい
てなされたものである。
スイツチング素子例えば絶縁ゲート電界効果トラ
ンジスタ（IGFET）の閾値電圧ＶTより高く設定
し一方、そのPN接合部に必要に応じて外部から
閾値電圧ＶTより低い逆電圧を印加する構成と
し、もつて障壁電圧ＶB及び逆電圧によりIGFET
をオンオフ制御が可能となるという知見に基づい
てなされたものである。
以下本発明について添付図面を用いて説明す
る。
る。
第１図は本発明の原理を説明する図であり、
IGFETを代表するＮチヤンネルMOS型トランジ
スタをスイツチ素子として使用しており、第２図
は第１図に示す回路の概略断面図である。トラン
ジスタQ4のゲート電極ＡはＰ型シリコン基板１
中のＮ型不純物領域５ｂに接続されている。この
不純物領域５ｂを共通電極領域とする同導電型の
トランジスタQ1及びQ2が図示の如く電流源I0と
接地間に直列に設けられ、そのゲート電極Ｇは互
いに共通接続されてスイツチＳWを介して制御電
圧ＶGが印加される。尚、第２図中３は素子分離
領域２はフイールド絶縁膜である。
IGFETを代表するＮチヤンネルMOS型トランジ
スタをスイツチ素子として使用しており、第２図
は第１図に示す回路の概略断面図である。トラン
ジスタQ4のゲート電極ＡはＰ型シリコン基板１
中のＮ型不純物領域５ｂに接続されている。この
不純物領域５ｂを共通電極領域とする同導電型の
トランジスタQ1及びQ2が図示の如く電流源I0と
接地間に直列に設けられ、そのゲート電極Ｇは互
いに共通接続されてスイツチＳWを介して制御電
圧ＶGが印加される。尚、第２図中３は素子分離
領域２はフイールド絶縁膜である。
かゝる構成において、スイツチＳWがオープン
の場合にはトランジスタQ1，Q2は共にオフであ
りよつて基板１と不純物領域５ｂとのなすPN接
合間は無電圧状態となる。従つて、トランジスタ
Q4のゲートＡにはそのPN接合の障壁電圧ＶBが加
わることになり、この電圧ＶBをトランジスタQ4
の閾値ＶTよりも大とすることによりこのトラン
ジスタQ4をオンとすることができる。こゝで、
基板濃度ＮA≒５×1014／cm3としまたＮA≪ＮB
（Ｎ型不純物濃度）とすると、(1)式よりＶBは、大
略1.54Vとすることができる。尚、空乏層の幅ＷP
≒２μｍとする。
の場合にはトランジスタQ1，Q2は共にオフであ
りよつて基板１と不純物領域５ｂとのなすPN接
合間は無電圧状態となる。従つて、トランジスタ
Q4のゲートＡにはそのPN接合の障壁電圧ＶBが加
わることになり、この電圧ＶBをトランジスタQ4
の閾値ＶTよりも大とすることによりこのトラン
ジスタQ4をオンとすることができる。こゝで、
基板濃度ＮA≒５×1014／cm3としまたＮA≪ＮB
（Ｎ型不純物濃度）とすると、(1)式よりＶBは、大
略1.54Vとすることができる。尚、空乏層の幅ＷP
≒２μｍとする。
また、トランジスタのチヤンネル領域のみの濃
度を1015／cm3とすれば、フエルミポテンシヤルφ
Fは0.273Vとなりゲート膜厚を600Aとすると閾値
電圧ＶTは約0.84Vとすることができる。従つて
ＶT＜ＶBとなつてトランジスタQ4をオンするこ
とが可能となる。
度を1015／cm3とすれば、フエルミポテンシヤルφ
Fは0.273Vとなりゲート膜厚を600Aとすると閾値
電圧ＶTは約0.84Vとすることができる。従つて
ＶT＜ＶBとなつてトランジスタQ4をオンするこ
とが可能となる。
他方、スイツチＳWを閉成してトランジスタ
Q1，Q2をオンとせしめれば、トランジスタQ1，
Q2に電流源I0より電流が流れる。このときトラン
ジスタQ1，Q2のドレイン電流ＩDは次式で示され
る。
Q1，Q2をオンとせしめれば、トランジスタQ1，
Q2に電流源I0より電流が流れる。このときトラン
ジスタQ1，Q2のドレイン電流ＩDは次式で示され
る。
ＩD＝εｏｘ／ｔｏｘ・μＷ／Ｌ・〔（ＶG−ＶT）・ＶD-〓ＶD ２〕 ………(2)
ここにεoxはゲート膜の誘電率、toxはその厚
さ、μは移動度（＝1000cm3/Vsec）、Ｗ／Ｌはチ
ヤンネル幅と長さの比（≒２）、ＶDはドレイン電
圧である。こゝにＩD＝0.4μＡ（＝I0）と設定す
ると、(2)式よりＶD＝5.74ｍＶとなる。この電圧
ＶDは明らかにトランジスタQ4の閾値ＶTよりも
著しく小であるからトランジスタQ4はオフとす
ることが可能となる。
さ、μは移動度（＝1000cm3/Vsec）、Ｗ／Ｌはチ
ヤンネル幅と長さの比（≒２）、ＶDはドレイン電
圧である。こゝにＩD＝0.4μＡ（＝I0）と設定す
ると、(2)式よりＶD＝5.74ｍＶとなる。この電圧
ＶDは明らかにトランジスタQ4の閾値ＶTよりも
著しく小であるからトランジスタQ4はオフとす
ることが可能となる。
かゝる第１，２図に示した装置を用いてスタテ
イツク型の半導体メモリセルを構成したのが第３
図に示す回路である。当図においても、すべてＮ
チヤンネルMOS型トランジスタを用いて構成し
ており、直列接続されたトランジスタQ1，Q2に
より第１電流路が形成され、また同様にトランジ
スタQ3，Q4により第２電流路が形成される。こ
の両電流路は電流源I0と接地間に並列に設けられ
ており、また、トランジスタQ1及びQ2のゲート
電極はトランジスタQ3とQ4の直列接続点に接
続され、トランジスタQ3とQ4のゲート電極はト
ランジスタQ1とQ2の直列接続点Ａに接続され
る。
イツク型の半導体メモリセルを構成したのが第３
図に示す回路である。当図においても、すべてＮ
チヤンネルMOS型トランジスタを用いて構成し
ており、直列接続されたトランジスタQ1，Q2に
より第１電流路が形成され、また同様にトランジ
スタQ3，Q4により第２電流路が形成される。こ
の両電流路は電流源I0と接地間に並列に設けられ
ており、また、トランジスタQ1及びQ2のゲート
電極はトランジスタQ3とQ4の直列接続点に接
続され、トランジスタQ3とQ4のゲート電極はト
ランジスタQ1とQ2の直列接続点Ａに接続され
る。
直列接続点Ａは両方向性スイツチであるトラン
ジスタQ5を介して一対の列線すなわち入出力情
報線Ｂ，の一方Ｂへ接続され、直列接続点は
スイツチングトランジスタQ6を介して他方の情
報線へ接続されている。そして両トランジスタ
Q5，Q6のゲート電極は行選択線Ｗに接続され
る。こゝでトランジスタQ1，Q2が導通して第１
の電流路に電流が流れる場合を“０”、トランジ
スタQ3，Q4が導通して第２の電流路に電流が流
れる場合を“１”と定める。
ジスタQ5を介して一対の列線すなわち入出力情
報線Ｂ，の一方Ｂへ接続され、直列接続点は
スイツチングトランジスタQ6を介して他方の情
報線へ接続されている。そして両トランジスタ
Q5，Q6のゲート電極は行選択線Ｗに接続され
る。こゝでトランジスタQ1，Q2が導通して第１
の電流路に電流が流れる場合を“０”、トランジ
スタQ3，Q4が導通して第２の電流路に電流が流
れる場合を“１”と定める。
書込動作時においては行線Ｗが“１”となり、
書込情報が“１”であればビツト線Ｂは“１”、
は“０”となるから、Ａ点の電位が“１”、
の電位が“０”となる。従つてトランジスタ
Q3，Q4がオンとなるから第２の電流路に所定電
流が流れることになる。この状態において、行線
Ｗが“０”へ戻ると、トランジスタQ5，Q6はオ
フとなるから、点は“０”となる。他方のＡ点
について考えるに、トランジスタQ5がオフであ
りまたトランジスタQ1，Q2もオフであるから、
Ａ点は外部電位に全く左右されない状態となる。
従つて、先述したPN接合の障壁電圧ＶB＝1.54V
がトランジスタQ3，Q4のゲートに印加されて、
両トランジスタはオン状態を維持しもつて、第２
電流路に電流が流れることになる。
書込情報が“１”であればビツト線Ｂは“１”、
は“０”となるから、Ａ点の電位が“１”、
の電位が“０”となる。従つてトランジスタ
Q3，Q4がオンとなるから第２の電流路に所定電
流が流れることになる。この状態において、行線
Ｗが“０”へ戻ると、トランジスタQ5，Q6はオ
フとなるから、点は“０”となる。他方のＡ点
について考えるに、トランジスタQ5がオフであ
りまたトランジスタQ1，Q2もオフであるから、
Ａ点は外部電位に全く左右されない状態となる。
従つて、先述したPN接合の障壁電圧ＶB＝1.54V
がトランジスタQ3，Q4のゲートに印加されて、
両トランジスタはオン状態を維持しもつて、第２
電流路に電流が流れることになる。
このときのトランジスタQ4による電圧降下す
なわちドレイン電圧ＶDは先述の如く、5.74ｍＶ
となるから、トランジスタQ1，Q2は共にオフと
なつた第１電流路には電流は流れない。よつて当
該メモリセルに“１”が書込まれたことになる。
なわちドレイン電圧ＶDは先述の如く、5.74ｍＶ
となるから、トランジスタQ1，Q2は共にオフと
なつた第１電流路には電流は流れない。よつて当
該メモリセルに“１”が書込まれたことになる。
読出し時には行線Ｗが“１”となり、列線Ｂ，
にそれぞれ1.54V（“１”）、5.74ｍＶ（“０”）が
読出される。
にそれぞれ1.54V（“１”）、5.74ｍＶ（“０”）が
読出される。
第４図は第３図のメモリセルを用いたメモリ回
路であり、説明の便宜上４行ｎ列（４×ｎビツ
ト）のメモリマトリツクスのうちの一列のみが示
されているが、一般のｍ行ｎ列（ｍ×ｎビツト）
のメモリ装置に適用されることは明白である。図
中の第１行目のメモリセルM1の第１及び第２の
電流路は図示の如く、電流源I0と次のメモリセル
M2との間において並列接続されている。従つ
て、同列に属するメモリセルM1〜M4の各々の第
１及び第２の電流路の並列接続回路は電流源と所
定基準電圧ライン例えばアースラインとの間にお
いて直列接続された構成となつている。
路であり、説明の便宜上４行ｎ列（４×ｎビツ
ト）のメモリマトリツクスのうちの一列のみが示
されているが、一般のｍ行ｎ列（ｍ×ｎビツト）
のメモリ装置に適用されることは明白である。図
中の第１行目のメモリセルM1の第１及び第２の
電流路は図示の如く、電流源I0と次のメモリセル
M2との間において並列接続されている。従つ
て、同列に属するメモリセルM1〜M4の各々の第
１及び第２の電流路の並列接続回路は電流源と所
定基準電圧ライン例えばアースラインとの間にお
いて直列接続された構成となつている。
第５図は半導体メモリ装置のメモリセルM1に
おける第１の電流路を構成するトランジスタQ1
及びQ2の断面図を示すものであり、例えば不純
物濃度５×1014／cm3のＰ型シリコン基板１上に選
択的に設けられた高濃度のＮ型領域５ａ，５ｂ，
５ｃ及びゲート絶縁膜４、更にはゲート電極８
（）により構成されており、両トランジスタ
Q1，Q2は不純物領域５ｂを共用することにより
共通接続されている。
おける第１の電流路を構成するトランジスタQ1
及びQ2の断面図を示すものであり、例えば不純
物濃度５×1014／cm3のＰ型シリコン基板１上に選
択的に設けられた高濃度のＮ型領域５ａ，５ｂ，
５ｃ及びゲート絶縁膜４、更にはゲート電極８
（）により構成されており、両トランジスタ
Q1，Q2は不純物領域５ｂを共用することにより
共通接続されている。
尚、図中３は素子間分離用のための高濃度Ｐ型
領域、２はフイールド絶縁膜、７は１層配線と２
層配線との絶縁膜である。
領域、２はフイールド絶縁膜、７は１層配線と２
層配線との絶縁膜である。
今仮にユニツトセルを128個直列接続すると全
電圧降下は128×5.74ｍＶ＝735ｍＶとなつて、閾
値電圧ＶT＝0.84Vよりも小であるから、定電流
源I0に最も隣接した１行目のメモリセルM1の点
には0.735Vが印加されることになり、トランジ
スタQ1，Q2はオンせずに該セルM1は“１”状態
を維持しうることになる。
電圧降下は128×5.74ｍＶ＝735ｍＶとなつて、閾
値電圧ＶT＝0.84Vよりも小であるから、定電流
源I0に最も隣接した１行目のメモリセルM1の点
には0.735Vが印加されることになり、トランジ
スタQ1，Q2はオンせずに該セルM1は“１”状態
を維持しうることになる。
実際には製造上の理由等により閾値電圧ＶTが
バラつくことを考慮して余祐をとつて、ＩD＝0.2
μＡとすればＶD＝2.86ｍＶとなつて全体の電圧
降下は0.366Vとなり、ＶT＝0.84Vとの間に余祐
が生じよつて動作の確実を期待しうることにな
る。従つて１列につき0.2μＡの電流となり、例
えば128列の場合には128×0.2μＡ＝25.6μＡの
定電流源I0を用いればよいことになる。
バラつくことを考慮して余祐をとつて、ＩD＝0.2
μＡとすればＶD＝2.86ｍＶとなつて全体の電圧
降下は0.366Vとなり、ＶT＝0.84Vとの間に余祐
が生じよつて動作の確実を期待しうることにな
る。従つて１列につき0.2μＡの電流となり、例
えば128列の場合には128×0.2μＡ＝25.6μＡの
定電流源I0を用いればよいことになる。
読出し時において、行線W1が“１”となつて
トランジスタQ5，Q6がオンとなり、列線Ｂに
1.54V（“１”）が、に0.366V（“０”）が読出さ
れる。よつて例えば1Vとの比較をなすセンスア
ンプにより“１”、“０”の判別を行うことができ
る。
トランジスタQ5，Q6がオンとなり、列線Ｂに
1.54V（“１”）が、に0.366V（“０”）が読出さ
れる。よつて例えば1Vとの比較をなすセンスア
ンプにより“１”、“０”の判別を行うことができ
る。
第６図は第４，５図に示した装置の製造工程を
示す各断面図である。まず濃度５×1014／cm3のＰ
型シリコン基板１を準備し、全面に厚い酸化膜２
ａを形成する。その後アイソレーシヨン領域に相
当する酸化膜を選択エツチングしてＰ型不純物を
導入し高濃度Ｐ型のアイソレーシヨン領域３を形
成する(a)。
示す各断面図である。まず濃度５×1014／cm3のＰ
型シリコン基板１を準備し、全面に厚い酸化膜２
ａを形成する。その後アイソレーシヨン領域に相
当する酸化膜を選択エツチングしてＰ型不純物を
導入し高濃度Ｐ型のアイソレーシヨン領域３を形
成する(a)。
そして、全面に酸化膜を形成後、ゲート絶縁膜
を形成すべき部分の酸化膜を除去する。このとき
適当な閾値電圧をうるためにチヤンネル部の濃度
を1015／cm3となるように例えばホウ素を導入し、
しかる後に400Åの酸化膜４ａを被着形成する。
その上にシリコン窒化膜２ｂを200Å形成する
が、これはゲートの変換コンダクタンスを大とす
るためにゲート絶縁膜をできるだけ薄くするの
で、後に形成する多結晶シリコン中の不純物が酸
化膜中に浸透して、絶縁膜としての性質を劣化さ
せるのを防止するためと、更には多結晶シリコン
をプラズマエツチングする際のストツパとして用
いるためである(b)。
を形成すべき部分の酸化膜を除去する。このとき
適当な閾値電圧をうるためにチヤンネル部の濃度
を1015／cm3となるように例えばホウ素を導入し、
しかる後に400Åの酸化膜４ａを被着形成する。
その上にシリコン窒化膜２ｂを200Å形成する
が、これはゲートの変換コンダクタンスを大とす
るためにゲート絶縁膜をできるだけ薄くするの
で、後に形成する多結晶シリコン中の不純物が酸
化膜中に浸透して、絶縁膜としての性質を劣化さ
せるのを防止するためと、更には多結晶シリコン
をプラズマエツチングする際のストツパとして用
いるためである(b)。
そして、ソース、ドレイン領域となるべき部分
の絶縁膜を除去してソース、ドレイン領域５ａ〜
５ｃを形成し、全面に第１層配線となるべき多結
晶シリコン層６を形成する(c)。当該多結晶シリコ
ン層６を所定の配線形状に選択エツチングして形
成し第１層配線をなす(d)。
の絶縁膜を除去してソース、ドレイン領域５ａ〜
５ｃを形成し、全面に第１層配線となるべき多結
晶シリコン層６を形成する(c)。当該多結晶シリコ
ン層６を所定の配線形状に選択エツチングして形
成し第１層配線をなす(d)。
そして、全面に酸化膜７ａ及びシリコン窒化膜
７ｂを形成して(e)、しかる後に１層目及び２層目
配線のコンタクト孔開けを行い全面に２層目配線
となる多結晶シリコン層を被着させて後、所望の
配線形状にエツチングして(f)、第５図に示した装
置が得られる。
７ｂを形成して(e)、しかる後に１層目及び２層目
配線のコンタクト孔開けを行い全面に２層目配線
となる多結晶シリコン層を被着させて後、所望の
配線形状にエツチングして(f)、第５図に示した装
置が得られる。
尚、当該製造方法は単に一例を示したにすぎず
種々の周知の技術を用いることが可能である。
種々の周知の技術を用いることが可能である。
かゝる構成により、アイソレーシヨンの幅を２
μとすれば１ビツト分のセルの大きさは30μ×45
μとなつて、４mm×６mmチツプ内に128×128ビツ
ト（16K）のユニツトセルを収納することができ
る。これは、従来の６素子型のスタテイツクメモ
リに比し集積度が著しく向上しているが、各セル
に電源ラインが不要なことに起因している。
μとすれば１ビツト分のセルの大きさは30μ×45
μとなつて、４mm×６mmチツプ内に128×128ビツ
ト（16K）のユニツトセルを収納することができ
る。これは、従来の６素子型のスタテイツクメモ
リに比し集積度が著しく向上しているが、各セル
に電源ラインが不要なことに起因している。
更に、消費電流が0.2μＡ×128＝25.6μＡと著
しく小とすることができ、消費電力の低減が可能
となる。
しく小とすることができ、消費電力の低減が可能
となる。
尚、上記例においては、Ｎチヤンネル型の半導
体素子を用いたがＰチヤンネル型の素子も適用可
能であることは明白である。
体素子を用いたがＰチヤンネル型の素子も適用可
能であることは明白である。
第１図は本発明の原理を説明する回路図、第２
図は第１図の回路装置の断面図、第３図は本発明
の一実施例を示すメモリセル回路図、第４図は第
３図のメモリセルを用いたメモリ回路図、第５図
は第４図の回路装置の一部断面図、第６図は第５
図に示した装置の製造工程順の各部断面図であ
る。 主要部分の符号の説明、Q1〜Q6……トランジ
スタ、I0……電流源、Ｗ……行線、Ｂ，……列
線。
図は第１図の回路装置の断面図、第３図は本発明
の一実施例を示すメモリセル回路図、第４図は第
３図のメモリセルを用いたメモリ回路図、第５図
は第４図の回路装置の一部断面図、第６図は第５
図に示した装置の製造工程順の各部断面図であ
る。 主要部分の符号の説明、Q1〜Q6……トランジ
スタ、I0……電流源、Ｗ……行線、Ｂ，……列
線。
Claims (1)
- 【特許請求の範囲】 １ スイツチ素子と、半導体基板中に形成され電
圧非印加時に前記スイツチ素子を導通せしめるに
十分な障壁電圧を有するPN接合部と、前記PN接
合部に前記スイツチ素子を非導通とせしめるに十
分な所定電圧を印加する手段とを含み、前記障壁
電圧を回路の２値情報の１つとし、前記所定電圧
を前記スイツチ素子の制御電圧とすることを特徴
とする半導体メモリ装置。 ２ 第１の電流路を形成する互いに直列接続され
た第１及び第２トランジスタと、第２の電流路を
形成する互いに直列接続された第３及び第４トラ
ンジスタとを含み、前記第１及び第２トランジス
タの直列接続点は前記第３及び第４トランジスタ
のゲート電極に接続され、前記第３及び第４トラ
ンジスタの直列接続点は前記第１及び第２トラン
ジスタのゲート電極に接続され、前記第１及び第
２の電流路は電流源と所定基準電位点との間に接
続され、前記第１〜第４トランジスタは同一半導
体基板に形成された同一導電型の絶縁ゲート型電
界効果トランジスタであり、前記直列接続点の
各々は前記半導体基板中において該半導体基板と
PN接合を形成する不純物領域であり、前記PN接
合の障壁電圧を回路の２値情報の１つとすること
を特徴とする半導体メモリ装置。 ３ ｍ行ｎ列のマトリツクス状に配列され各々が
読み出し書込み用の一対のスイツチング素子を有
するメモリセルと、前記列の各々に属しかつ前記
一対のスイツチング素子にそれぞれ接続された一
対の情報ラインと、前記スイツチング素子を選択
的に導通せしめるｍ本の制御ラインとを含むスタ
テイツク型メモリ装置であつて、前記メモリセル
の各々は、第１の電流路を形成する互いに直列接
続された第１及び第２トランジスタと、第２の電
流路を形成する互いに直列接続された第３及び第
４トランジスタとを含み、前記第１及び第２トラ
ンジスタの直列接続点は前記第３及び第４トラン
ジスタのゲート電極に接続されると共に前記スイ
ツチング素子の一方に接続され、前記第３及び第
４トランジスタの直列接続点は前記第１及び第２
トランジスタのゲート電極に接続されると共に前
記スイツチング素子の他方に接続され、前記第１
及び第２の電流路は互いに並列接続されており更
に第Ｎ列（Ｎは１からｎまでの整数）に属するメ
モリセルの各々の前記第１及び第２の電流路の並
列接続回路が所定電流源と所定基準電位点との間
に直列接続され、前記各メモリセルの前記第１〜
第４トランジスタは同一半導体基板に形成された
同一導電型の絶縁ゲート型電界効果トランジスタ
であり、前記直列接続点の各々は前記半導体基板
中において該半導体基板とPN接合を形成する不
純物領域であり、前記PN接合の障壁電圧を回路
の２値情報の１つとすることを特徴とする半導体
メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12600978A JPS5552590A (en) | 1978-10-12 | 1978-10-12 | Semiconductor memory unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12600978A JPS5552590A (en) | 1978-10-12 | 1978-10-12 | Semiconductor memory unit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5552590A JPS5552590A (en) | 1980-04-17 |
| JPS6142346B2 true JPS6142346B2 (ja) | 1986-09-20 |
Family
ID=14924460
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12600978A Granted JPS5552590A (en) | 1978-10-12 | 1978-10-12 | Semiconductor memory unit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5552590A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0769130A (ja) * | 1993-09-02 | 1995-03-14 | Morozumi Rikio | 自動車の後部燈 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57113487A (en) * | 1980-12-29 | 1982-07-14 | Fujitsu Ltd | Metal-insulator-semiconductor type static memory cell |
-
1978
- 1978-10-12 JP JP12600978A patent/JPS5552590A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0769130A (ja) * | 1993-09-02 | 1995-03-14 | Morozumi Rikio | 自動車の後部燈 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5552590A (en) | 1980-04-17 |
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