JPS6142355B2 - - Google Patents
Info
- Publication number
- JPS6142355B2 JPS6142355B2 JP56043367A JP4336781A JPS6142355B2 JP S6142355 B2 JPS6142355 B2 JP S6142355B2 JP 56043367 A JP56043367 A JP 56043367A JP 4336781 A JP4336781 A JP 4336781A JP S6142355 B2 JPS6142355 B2 JP S6142355B2
- Authority
- JP
- Japan
- Prior art keywords
- shift register
- output
- stages
- nand circuit
- stage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 230000002498 deadly effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
Landscapes
- Shift Register Type Memory (AREA)
Description
【発明の詳細な説明】
本発明は単発生のパルスを順次シフトするシフ
トレジスタに関する。
トレジスタに関する。
従来、サンプル回路、走査回路等に用いるよう
に単発生のパルスを順次シフトするシフトレジス
タにおいては、第１図に示すように、シフトレジ
スタ３ｍ−１，３ｍ，３ｍ＋１は夫々従続接続さ
れ、各リセツト及びクロツク入力端は同一のライ
ンによつて一括して制御されており、第１図ｂに
示す如く、斜線の目的パルスが順次シフトされて
いくが、本目的パルスが到達するまでまたは通過
後は当該シフトレジスタは動作していなくても本
質的には何ら支障ないにもかかわらず、常に動作
状態にあるために消費電力が大きくなつてしまう
欠点があり、特に高周波になつてくるとこの欠点
は致命的であつた。
に単発生のパルスを順次シフトするシフトレジス
タにおいては、第１図に示すように、シフトレジ
スタ３ｍ−１，３ｍ，３ｍ＋１は夫々従続接続さ
れ、各リセツト及びクロツク入力端は同一のライ
ンによつて一括して制御されており、第１図ｂに
示す如く、斜線の目的パルスが順次シフトされて
いくが、本目的パルスが到達するまでまたは通過
後は当該シフトレジスタは動作していなくても本
質的には何ら支障ないにもかかわらず、常に動作
状態にあるために消費電力が大きくなつてしまう
欠点があり、特に高周波になつてくるとこの欠点
は致命的であつた。
本発明は上記の欠点に鑑みなされたものであ
り、各シフトレジスタの動作期間を必要最低限に
とどめることにより、大巾な消費電力の低減をは
かることを目的としたものである。
り、各シフトレジスタの動作期間を必要最低限に
とどめることにより、大巾な消費電力の低減をは
かることを目的としたものである。
以下、図面に従つて本発明の詳細を説明すると
第２図は本発明の一実施例を示すブロツク図を示
すもので、シフトレジスタ３ｍ−２，３ｍ−１，
３ｍ，３ｍ＋１は夫々シリーズに接続されるとと
もに、各クロツク入力はゲート４ｍ−２，４ｍ−
１，４ｍ，４ｍ＋１を介してクロツクライン１に
接続されており、ゲート４ｍ−２は図示されない
シフトレジスタ３ｍ−４の出力とシフトレジスタ
３ｍ−１の出力、ゲート４ｍ−１は図示されない
シフトレジスタ３ｍ−３の出力とシフトレジスタ
３ｍの出力、ゲート４ｍはシフトレジスタ３ｍ−
２の出力とシフトレジスタ３ｍ＋１の出力、ゲー
ト４ｍ＋１シフトレジスタ３ｍ−１の出力と図示
されないシフトレジスタ３ｍ＋２の出力によつて
夫々制御されるべく制御されている。
第２図は本発明の一実施例を示すブロツク図を示
すもので、シフトレジスタ３ｍ−２，３ｍ−１，
３ｍ，３ｍ＋１は夫々シリーズに接続されるとと
もに、各クロツク入力はゲート４ｍ−２，４ｍ−
１，４ｍ，４ｍ＋１を介してクロツクライン１に
接続されており、ゲート４ｍ−２は図示されない
シフトレジスタ３ｍ−４の出力とシフトレジスタ
３ｍ−１の出力、ゲート４ｍ−１は図示されない
シフトレジスタ３ｍ−３の出力とシフトレジスタ
３ｍの出力、ゲート４ｍはシフトレジスタ３ｍ−
２の出力とシフトレジスタ３ｍ＋１の出力、ゲー
ト４ｍ＋１シフトレジスタ３ｍ−１の出力と図示
されないシフトレジスタ３ｍ＋２の出力によつて
夫々制御されるべく制御されている。
さて、動作であるが、通常各ゲート４ｍ−２，
〜４ｍ＋１は閉じており、シフトレジスタ３ｍ−
２，〜３ｍ＋１は動作していない。ところで２段
前のシフトレジスタが動作して出力があつた場
合、たとえばシフトレジスタ３ｍ−２が動作して
パルス出力が生じた時ゲート４ｍは開き、シフト
レジスタ３ｍは動作を開始し、目的パルスがシフ
トレジスタ３ｍ−１に来ると次のゲート４ｍ＋１
も開きシフトレジスタ３ｍ＋１も動作を始めると
ともにゲート４ｍ−２は閉じられシフトレジスタ
３ｍ−２は動作を終了し停止する。そして、目的
パルスがシフトレジスタ３ｍに読み込まれると、
以下同様にしてシフトレジスタ３ｍ＋２が動作を
始めシフトレジスタ３ｍ−１は動作を停止する。
〜４ｍ＋１は閉じており、シフトレジスタ３ｍ−
２，〜３ｍ＋１は動作していない。ところで２段
前のシフトレジスタが動作して出力があつた場
合、たとえばシフトレジスタ３ｍ−２が動作して
パルス出力が生じた時ゲート４ｍは開き、シフト
レジスタ３ｍは動作を開始し、目的パルスがシフ
トレジスタ３ｍ−１に来ると次のゲート４ｍ＋１
も開きシフトレジスタ３ｍ＋１も動作を始めると
ともにゲート４ｍ−２は閉じられシフトレジスタ
３ｍ−２は動作を終了し停止する。そして、目的
パルスがシフトレジスタ３ｍに読み込まれると、
以下同様にしてシフトレジスタ３ｍ＋２が動作を
始めシフトレジスタ３ｍ−１は動作を停止する。
従つて本方式を用いると全シフトレジスタのう
ち常に動作しているのは初段と２段目（これは２
段以上前がないからであるが、後段によつて動作
を停止させることが可能であるが）及び他の３段
の計５段〜３段であり、（場合によつては最終段
も後段からのリセツトがかからないから常に動作
させるが）サンプリング回路やメモリ選択などの
走査回路用として100段以上のシフトレジスタが
接続されている場合、数10分の１の消費電力に低
減することが可能であり、大きな効果がある。但
しここでは２段前の出力と１段後の出力を利用し
ているがそれ以前及び以後でも効果はあるし数段
毎にクロツクの入力を制御してもよい。
ち常に動作しているのは初段と２段目（これは２
段以上前がないからであるが、後段によつて動作
を停止させることが可能であるが）及び他の３段
の計５段〜３段であり、（場合によつては最終段
も後段からのリセツトがかからないから常に動作
させるが）サンプリング回路やメモリ選択などの
走査回路用として100段以上のシフトレジスタが
接続されている場合、数10分の１の消費電力に低
減することが可能であり、大きな効果がある。但
しここでは２段前の出力と１段後の出力を利用し
ているがそれ以前及び以後でも効果はあるし数段
毎にクロツクの入力を制御してもよい。
第３図は本発明による具体的な一実施例であ
り、ゲート４ｍ−１，４ｍ，４ｍ＋１をナンド回
路５ｍ−１，５ｍ，５ｍ＋１、ナンド回路６ｍ−
１，６ｍ，６＋１、ナンド回路７ｍ−１，７ｍ，
７＋１によつて構成した一実施例を示したもので
ある。シフトレジスタ３ｍ−２，３ｍ−１，３
ｍ，３ｍ＋１は従続に接続されるとともに、ナン
ド回路５ｍの一方の入力端には２段前のシフトレ
ジスタ３ｍ−２の出力のが、もう一方の入力端
にはナンド回路６ｍの出力が、出力はナンド回路
６ｍ，７ｍの夫々の一方の入力端に、ナンド回路
６ｍのもう一方の入力端は一段後のシフトレジス
タ３ｍ＋１の出力のに、ナンド回路７ｍのもう
一方の入力端はクロツクライン１に夫々接続さ
れ、以下同様に接続されている。
り、ゲート４ｍ−１，４ｍ，４ｍ＋１をナンド回
路５ｍ−１，５ｍ，５ｍ＋１、ナンド回路６ｍ−
１，６ｍ，６＋１、ナンド回路７ｍ−１，７ｍ，
７＋１によつて構成した一実施例を示したもので
ある。シフトレジスタ３ｍ−２，３ｍ−１，３
ｍ，３ｍ＋１は従続に接続されるとともに、ナン
ド回路５ｍの一方の入力端には２段前のシフトレ
ジスタ３ｍ−２の出力のが、もう一方の入力端
にはナンド回路６ｍの出力が、出力はナンド回路
６ｍ，７ｍの夫々の一方の入力端に、ナンド回路
６ｍのもう一方の入力端は一段後のシフトレジス
タ３ｍ＋１の出力のに、ナンド回路７ｍのもう
一方の入力端はクロツクライン１に夫々接続さ
れ、以下同様に接続されている。
さて動作であるが、目的パルスがシフトレジス
タ３ｍ−２に到達しないうちはナンド回路５ｍ，
６ｍによつて構成される周知のフリツプフロツプ
は出力がローレベルとなつており（出力が決まら
ない時はナンド回路６ｍを３入力にしてもう一つ
の入力に初期値を設定する入力を入れるように構
成すればよい。）従つてナンド回路７ｍは閉じて
おりシフトレジスタ３ｍ（当然シフトレジスタ３
ｍ＋１も）は停止している。さて２段前のシフト
レジスタ３ｍ−２に目的パルスが到達し第３図ｂ
突に示すように出力Ｑが生ずると、はローとな
るためにナンド回路５ｍの出力は反転しナンド回
路７ｍはクロツクラインに接続されたインバータ
と等価になり、７ｍに示されるパルスがクロツク
バーとして加えられる。そして目的パルスがシフ
トレジスタ３ｍ−１、シフトレジスタ３ｍと移動
してシフトレジスタ３ｍ＋１に入ると、シフトレ
ジスタ３ｍ＋１の出力はローになるためにナン
ド回路５ｍ，６ｍによつて構成されるフリツプフ
ロツプはリセツトされ、もとの状態に戻りナンド
回路７ｍは閉じられてシフトレジスタ１ｍは再び
停止する。従つて各シフトレジスタはクロツクパ
ルスの正確に３周期分だけ動作する。
タ３ｍ−２に到達しないうちはナンド回路５ｍ，
６ｍによつて構成される周知のフリツプフロツプ
は出力がローレベルとなつており（出力が決まら
ない時はナンド回路６ｍを３入力にしてもう一つ
の入力に初期値を設定する入力を入れるように構
成すればよい。）従つてナンド回路７ｍは閉じて
おりシフトレジスタ３ｍ（当然シフトレジスタ３
ｍ＋１も）は停止している。さて２段前のシフト
レジスタ３ｍ−２に目的パルスが到達し第３図ｂ
突に示すように出力Ｑが生ずると、はローとな
るためにナンド回路５ｍの出力は反転しナンド回
路７ｍはクロツクラインに接続されたインバータ
と等価になり、７ｍに示されるパルスがクロツク
バーとして加えられる。そして目的パルスがシフ
トレジスタ３ｍ−１、シフトレジスタ３ｍと移動
してシフトレジスタ３ｍ＋１に入ると、シフトレ
ジスタ３ｍ＋１の出力はローになるためにナン
ド回路５ｍ，６ｍによつて構成されるフリツプフ
ロツプはリセツトされ、もとの状態に戻りナンド
回路７ｍは閉じられてシフトレジスタ１ｍは再び
停止する。従つて各シフトレジスタはクロツクパ
ルスの正確に３周期分だけ動作する。
このため接続数をｎとすると消費電力Ｐはもと
の消費電力P0に比して Ｐ３／ｎ・P0〜５／ｎ・P0 （初段と２段目を常に動かした場合） となり、接続段数が多くてもほとんど消費電力は
一定（３〜５段分のみ）で、大きな消費電力の削
減ができる。
の消費電力P0に比して Ｐ３／ｎ・P0〜５／ｎ・P0 （初段と２段目を常に動かした場合） となり、接続段数が多くてもほとんど消費電力は
一定（３〜５段分のみ）で、大きな消費電力の削
減ができる。
以上のように、本発明によると、単発生のパル
スを順次伝達していくシフトレジスタ群において
少くとも２段以上前のシフトレジスタ出力と且つ
１段以上後のシフトレジスタ出力によつてクロツ
クの入力を制御するべく構成することによつて、
高速・多段のシフトレジスタを必要とする回路の
消費電力を大巾に削減することができ、その効果
は非常に大きい。
スを順次伝達していくシフトレジスタ群において
少くとも２段以上前のシフトレジスタ出力と且つ
１段以上後のシフトレジスタ出力によつてクロツ
クの入力を制御するべく構成することによつて、
高速・多段のシフトレジスタを必要とする回路の
消費電力を大巾に削減することができ、その効果
は非常に大きい。
第１図ａは従来例による回路図、ｂはその出力
波形図、第２図は本発明による一実施例を示すブ
ロツク図、第３図ａは本発明の具体的な一実施例
を示す回路図、ｂはその出力波形図である。 １……クロツクライン、２……リセツトライ
ン、３ｍ−２，３ｍ−１，３ｍ，３ｍ＋１……シ
フトレジスタ、４ｍ−２，４ｍ−１，４ｍ，４ｍ
＋１……ゲート、５ｍ−１，５ｍ，５ｍ＋１，６
ｍ−１，６ｍ，６ｍ＋１，７ｍ−２，７ｍ−１，
７ｍ，７ｍ＋１……ナンド回路、２ｍ−２，２ｍ
−１，２ｍ……出力端。
波形図、第２図は本発明による一実施例を示すブ
ロツク図、第３図ａは本発明の具体的な一実施例
を示す回路図、ｂはその出力波形図である。 １……クロツクライン、２……リセツトライ
ン、３ｍ−２，３ｍ−１，３ｍ，３ｍ＋１……シ
フトレジスタ、４ｍ−２，４ｍ−１，４ｍ，４ｍ
＋１……ゲート、５ｍ−１，５ｍ，５ｍ＋１，６
ｍ−１，６ｍ，６ｍ＋１，７ｍ−２，７ｍ−１，
７ｍ，７ｍ＋１……ナンド回路、２ｍ−２，２ｍ
−１，２ｍ……出力端。
Claims (1)
- １ 夫々従続に接続されているシフトレジスタに
おいてクロツク入力を、最初の２段と最後の一段
を除いて各々、または複数個毎に、２段以上前の
出力及び次段以下の出力によつて制御されるべく
構成したことを特徴とするシフトレジスタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56043367A JPS57158095A (en) | 1981-03-25 | 1981-03-25 | Shift register circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56043367A JPS57158095A (en) | 1981-03-25 | 1981-03-25 | Shift register circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57158095A JPS57158095A (en) | 1982-09-29 |
| JPS6142355B2 true JPS6142355B2 (ja) | 1986-09-20 |
Family
ID=12661869
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56043367A Granted JPS57158095A (en) | 1981-03-25 | 1981-03-25 | Shift register circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57158095A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007102973A (ja) * | 2005-10-07 | 2007-04-19 | Seiko Epson Corp | 半導体集積回路 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6035400A (ja) * | 1983-08-05 | 1985-02-23 | Sharp Corp | 相補形金属酸化膜半導体を用いた送信装置 |
| JPH03147598A (ja) * | 1989-11-02 | 1991-06-24 | Sony Corp | シフトレジスタ |
| US5949397A (en) | 1994-08-16 | 1999-09-07 | Semiconductor Energy Laboratory Co., Ltd. | Peripheral driver circuit of Liquid crystal electro-optical device |
| TW564430B (en) | 2001-07-16 | 2003-12-01 | Semiconductor Energy Lab | Shift register and method of driving the same |
-
1981
- 1981-03-25 JP JP56043367A patent/JPS57158095A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007102973A (ja) * | 2005-10-07 | 2007-04-19 | Seiko Epson Corp | 半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57158095A (en) | 1982-09-29 |
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