JPS6142359B2

JPS6142359B2 -

Info

Publication number: JPS6142359B2
Application number: JP16488678A
Authority: JP
Inventors: Hiroo Wakaumi
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1978-12-27
Filing date: 1978-12-27
Publication date: 1986-09-20
Also published as: JPS5589993A

Description

【発明の詳細な説明】本発明は、電源電圧より低い任意の振幅の駆動
パルスを供給しうるMOS構造のCCD駆動装置に
関する。

電荷結合素子（以下、CCDと略称する）の応
用は広く、イメージセンサ、アナログ遅延線、メ
モリ、フイルタ等に及んでいる。このCCDとし
ては、電荷が酸化膜と基板との界面を転送するモ
ードの表面チヤネル型の素子と基板内部を電荷が
転送されるモードの埋込みチヤネル型の素子の２
種類が考えられている。特に、前者の素子では、
酸化膜と基板との界面をキヤリアが転送するた
め、界面に捕獲準位があることや拡散で電荷が転
送する等の理由で、駆動周波数と駆動モードに応
じて転送効率の劣化が生じる。更に詳細に説明す
ると、埋込みチヤネル型の素子のように、駆動電
圧によるフリンジ電界の効果が強く働らかないた
め、電荷はほとんど拡散現象で隣接電極下へ転送
される。従つて、転送速度が速くなると電荷の取
残しが生じ、転送効率の劣化を招くことになる。
しかし、このような表面チヤネル型CCD（以
下、SCCDと略称する）では、電圧入力法と浮遊
ゲート検出法とを併用することにより入力部と検
出部の空乏層容量の違いを生じない構造にしうる
ため、優れた入出力電圧間のリニアリテイを確保
できる利点もある。また、埋込みチヤネル型の素
子の場合のように、イオン注入工程を必要としな
いため、製造工程が簡単になる等の利点もある。
かかる理由で、低周波信号（数百KHz以下）を
扱う応用分野では、このSCCDがよく用いられ
る。

第１図は、SCCDの電極構造と表面電位の分布
を説明するための図で、第２図は、その駆動波形
の一例を示したものである。第１図において、１
１〜１８は電荷の転送方向の電極列を表わし、基
板１９上に酸化膜を介して設けられている。２０
〜２３の電位分布は、第２図に示した駆動パルス
の各時刻t₁〜t₄におけるSCCDの界面電位を表わ
している。第２図に示した駆動パルスと直流バイ
アスV₁，V₂による駆動法は、１1/2相駆動法とも
いわれている。この駆動法では、直流バイアスが
V₁＜V₂且つ、V₂＜φ_１の振幅Ｖ_1H＜φ_２の振幅
Ｖ_2Hに設定されて、信号に応じた電荷が取り残し
なく転送されるようなモードで動作する。直流バ
イアスV₁，V₂は、夫々１１と１５，１２と１６
の電極に供給されて、電荷の無いときの１１と１
２，１５と１６の電極下の表面電位を一定に保
つ。また、駆動パルスφ_１，φ_２は、夫々１３と
１７，１４と１８の各電極に与えられ、直流バイ
アスV₁，V₂の供給される電極下よりも深い電位
分布に設定することにより信号電荷を一時蓄積す
るモードで動作させる。時刻t₁では、φ_１＝Ｖ₁
_Ｈ、φ_２＝Ｖ_2Hの駆動パルスが供給されるため、
２０に示す電位分布となる。今、電位の最も深い
電極φ_２のうち、１４の電極下に信号電荷ｑ_sが
蓄えられているとすると、時刻t₂ではφ_１がOV
に下がるため１４の電極に隣接する電極１３下の
電位は最も浅くなり、２１に示す電位分布に変わ
る。時刻t₃になると、φ_２もOVに遷移するた
め、１４の電極下の電位も浅くなり、電荷は隣り
の電極１５の下の界面を通つて１６の電極下へ移
される。この場合、φ_２の立下り時間を５０に示
すように長くして、バリアの電位（最も浅い電
位）を与える１３の電極下を通つて電荷が逆流し
ないようにすることが可能である。時刻t₃では、
２２に示す電位分布となり、ｑ_sは１６の電極下
に蓄積されている。時刻t₄に移ると、φ_１，φ_２
が同時に高レベルになるため、１６の電極下に存
在した電荷ｑ_sは、１７の電極下の界面を通つて
１８の電極下に蓄積されるようになる。このよう
な駆動モードで動作するSCCDでは、２相駆動の
場合のようなバリア電位形成用のイオン注入が不
用である。４相駆動の場合におけるように多くの
駆動パルスを必要としない等の利点を持つてい
る。しかし、これまでの説明で明らかなようにφ
_１のパルスとしてφ_２のパルス振幅Ｖ_2Hよりも十
分低い電圧振幅を有するパルスを供給しなければ
ならない。このφ_１のパルス振幅Ｖ_1HはV₁とV₂
の電位差V₂−V₁と同程度に、φ_２のパルス振幅
Ｖ_2Hよりも低くなければならない。もしも、Ｖ_2H
−Ｖ_1Hが小さければ、最大蓄積電荷量が低下する
ため、SCCDデバイスのダイナミツクレンジを低
下させたり、Ｓ／Ｎを劣化させたりすることにな
る。このように、φ_１の振幅をＶ_2Hよりも十分低
い値に設定するための方法として、φ_２のパルス
を発生するドライブ回路の電源とは別に低い電圧
を供給しうる電源をも供給するのが従来の一般的
な方法であつた。SCCDのチツプ上にCCDの動作
に必要なパルスを供給する周辺回路をオンチツプ
IC化する事を想定すると、装置のシステム側か
らみた使い易さ、経済性を考慮しても外部供給電
源数を多くすることは好ましくない。第３図は、
従来から用いられているφ_１，φ_２の駆動パルス
を供給するためのSCCD駆動回路を示したもので
ある。φ_１パルス供給用のドライブ回路電源とφ
_２パルス供給用ドライブ回路電源とは異なり、
別々にそれぞれのドライブ回路用の電源Ｖ_Dを供
給しなければならない。但し、回路構成は同図に
示したものが共通に用いられる。同図において、
３０はデプレツシヨンMOSトランジスタ、３１
〜３３はエンハンスメントMOSトランジスタで
ある。同図において、３０と３１で構成される回
路がEDインバータであり、３２と３３で構成さ
れる回路がプツシユプル回路である。従つて、入
力パルスＶ_iが反転されたV₁のパルスとＶ_iのパル
スとで制御されたプツシユプル回路が、出力端子
V₀に大きな駆動電流を供給して負荷容量（SCCD
の一相当りの電極容量）C₀の充放電を行う。こ
のような回路構成では、V₁の電圧がＶ_Dに等しい
電圧まで上昇しうるため、出力パルスの振幅は
MOSトランジスタ３２の閾値電圧Ｖ_Tで決まる値
Ｖ_D−Ｖ_Tに設定される。このＶ_Tは、MOSトラン
ジスタのゲート酸化膜下に不純物イオンを注入す
ることによりある程度制御することが可能である
が、極度に高濃度のイオンをドーズすると見かけ
上の基板濃度が上昇し、電子移動の低下、ドレイ
ン耐圧の低下等の問題が生じる。このため、Ｖ_T
の制御電圧範囲は、高々２〜3V程度と考えられ
る。φ_２のパルス供給用に第３図の回路構成を用
いて得られる最大振幅は、高々Ｖ_D−V′_T（V′_T〓
1V）しかならない。この場合、MOSトランジス
タ３２のゲート酸化膜下へ不純物イオンを注入し
ないことを想定しており、このような状態で上記
の最大振幅が得られる。他方、φ_１のパルス供給
用に第３図の回路構成を用い、MOSトランジス
タ３２のＶ_Tを上げるための不純物イオンをドー
ズしても前述の如くＶ_D−Ｖ_T（Ｖ_Tは高々２〜
3V）の振幅までしか下がらない。従つて、φ_１
とφ_２のパルス振幅の差は、Ｖ_T−V′_Tに等し
く、せいぜい2V程度の電位差にしかならない。
このような駆動パルスでは、広いダイナミツクレ
ンジを得ることが困難である。そこで最も単純に
考えられた方法は、φ_１，φ_２パルス供給用の回
路の電源電圧を別々に供給することである。即
ち、φ_１，φ_２ドライブ回路の各々の電源電圧
を、夫々Ｖ_D，V′_Dとすれば、パルス振幅の差は
Ｖ_D−Ｖ_T−（V′_D−Ｖ_T）＝Ｖ_D−V′_Dに等しいた
め、外部供給電源電圧を適当に設定することによ
り所望のパルス動作が得られるが、前述の如く、
外部所要電源数が増えるという欠点があつた。

本発明の目的は、上記欠点を除去せしめた
CCD駆動装置を提供することにある。

本発明によれば、半導体基板上にIC化される
MOS構造のCCD駆動装置であつて、容量性負荷
を駆動するブートストラツプ回路と前記ブートス
トラツプ回路の負荷MOSトランジスタのスイツ
チング用パルスを供給するEDインバータ回路と
電圧デバイダ回路とを備え、前記電圧デイバイダ
回路が電源と接地端子間に設けられ、該電圧デイ
バイダ回路の出力をゲートに供給するように接続
したMOSトランジスタが電源と前記EDインバー
タ回路の負荷MOSトランジスタとの間に設けら
れてなり、かつ前記EDインバータ回路の出力部
にダミーの浮遊容量を負荷せしめて、前記電圧デ
イバイダ回路の定数が決まる任意振幅の出力パル
スが得られるように構成されたことを特徴とする
CCD駆動装置が得られる。

以下、図面を参照しつつ本発明を詳細に説明す
る。

第４図は本発明のCCD駆動装置の一実施例を
示す。同図において第３図に示すものと同一記号
及び同一番号は同一構成要素を表わす。また、本
実施例の説明では、便宜上Ｐ形Ｓ_i基板上にIC化
されるｎチヤンネルMOSトランジスタを用いた
例により説明するが、ｐチヤンネルのMOSトラ
ンジスタに適用できることは言うまでもない。ま
た、半導体基板としては、CCDやMOSを構成し
うる物質であればどのような物質を用いてもよ
い。

本発明になる実施例の従来回路構成と異なる点
は、３４と３５のMOSトランジスタからなる電
圧デイバイダ回路及び電源Ｖ_Dと３０，３１の
MOSトランジスタからなるEDインバータ回路と
の間にMOSトランジスタ３６を設けたこと、ダ
ミーの浮遊容量をEDインバータ回路の出力端子
V₂と接地端子４０の間に設けたことである。か
かる回路構成をとることにより出力端子V₀の振
幅を電源電圧Ｖ_Dより低い任意の値に設定でき
る。かかる動作について第５図に示す本発明の
CCD駆動装置の動作波形を用いて説明する。３
４と３５のMOSトランジスタは、夫々ドレイン
とゲートを電源Ｖ_D、MOSトランジスタ３４のソ
ースに接続してなる電圧デイバイダ回路を構成
し、その出力端子Ｖ_Aから２つのMOSトランジス
タ３４，３５のインピーダンス比で決まる固定電
圧Ｖ_Aを供給する。３４と３５のMOSトランジス
タとしては、ゲート酸化膜下のチヤネル部にＶ_T
を上げるための不純物イオンがドーズされたも
の、あるいは全くドーズされない弱いデプレツシ
ヨン型のMOSトランジスタを用いても差しつか
えない。Ｖ_Aの端子電圧は、主にこれらのイオン
ドーズ量と各々のMOSトランジスタのチヤネル
幅／チヤネル長（Ｗ／Ｌ）を変えることによつて
所望の値に設定される。適当な直流電圧に設定さ
れたＶ_Aの電圧は、ドレイン端子を電源部に、ソ
ース端子をEDインバータ回路の構成要素である
デプレツシヨンMOSトランジスタ３０のドレイ
ン部Ｖ_Bに接続されたMOSトランジスタ３６のゲ
ート電極部へ負荷される。ここに、MOSトラン
ジスタ３６はエンハンスメントMOSトランジス
タ（以下、Ｅ−MOSTと略称する）、デプレツシ
ヨンMOSトランジスタ（以下、Ｄ−MOSTと略
称する）のどちらのタイプであつても差しつかえ
ない。

今、第５図に示す如く入力パルスＶ_iが高レベ
ルの状態にあるとき、EDインバータ回路の出力
V₂及びブートストラツプ回路（この回路は従来
のプツシユプル回路の構成と同じだが、ここでは
ゲート電位が電源電位以上に上昇しうるため、ブ
ートストラツプ回路と称する）の出力端子V₀の
電位はいずれも約OVの低レベルに設定されてい
る。このとき、エンハンスメントMOSトランジ
スタ３１とデプレツシヨンMOSトランジスタ３
０とMOSトランジスタ３６の各々のインピーダ
ンスの比に対応して、MOST３６のソース電位
Ｖ_Bが定まる。次に、第５図に示す如く入力パル
スＶ_iが高レベルから低レベルに遷移すると、Ｅ
−MOST３１と３３は共にカツトオフ状態に変
わる。なぜなら、Ｅ−MOSTは、通常ボロン等
の不純物イオンが半導体基板表面のゲート酸化膜
下にドーズされて約1V程度の閾値電圧に設定さ
れているため、ゲート電位がOVの時にはMOSト
ランジスタのドレイン・ソース間の電流の流れは
全くないからである。従つて、EDインバータ回
路の出力V₂とＥ−MOST３２，３３より構成さ
れるブートストラツプ回路の出力V₀の電位は、
電源Ｖ_Dからの電流の供給を受けて上昇し始め
る。

ここで、EDインバータ回路の出力V₂の立上り
時間ｔ_rが容量性負荷C₀を充電するブートストラ
ツプ回路の出力V₀の立上り時間ｔ_rよりも速い場
合には（状態５２）、V₂の電位上昇の速度がV₀の
それよりも速いため、ブートストラツプ回路の構
成要素である負荷MOSトランジスタ３２のゲー
ト・ソース間の容量Ｃ_Bに、V₂−V₀に相当して
除々に増大するバイアス電圧が印加される。
MOSトランジスタ３６のインピーダンスは、V₂
の電位上昇に伴い基板バイアス効果により高くな
るため、Ｖ_Bの端子電位はＶ_Aのゲート電位から
MOSトランジスタ３６のＶ_Tだけ低い電位Ｖ_A−
Ｖ_Tに定まらず、Ｖ_A−Ｖ_T以上の高電位に達す
る。また、V₂が高レベルに遷移するに伴い、Ｄ
−MOST３０のデプレツシヨン特性からＶ_BとV₂
の電位は等しくなる。一方Ｃ_Bに蓄えられたバイ
アス電圧は放電し得ないため、ブート効果により
V₀の電位上昇と共にV₂の電位もＶ_A−2V_T以上の
高いV₂₂まで上昇しうることになる。この場合、
V₀の上昇速度は５５に示す如くブート効果で速
められる。V₀の電位は、時刻t₁におけるV₂とV₀
の電位差：Ｖ_A−Ｖ_T−V₀がＥ−MOST３２のソ
ース端子V₀の電位上昇に伴う基板バイアス効果
により定まるＶ_Tに等しくなる電位V₀₂まで上昇す
る。但し、時刻t₁は、V₂の電位がＶ_Aの電圧から
Ｅ−MOST３６のＶ_T降下分低いレベルに達した
ときを示す。

逆に、EDインバータ回路の出力V₂の立上り状
態が５３に示すようにV₀の立上り状態よりも遅
い場合には、V₀の電位はV₂よりもＥ−MOST３
２の閾値電圧Ｖ_T分だけ低い電位にとどまるた
め、V₀がＶ_A−2V_Tの電位まで上昇しない以前
に、入力Ｖ_iが高レベルに遷移し、V₀を低レベル
に移すタイミングに入る。従つて、V₂の電位は
V₂₃にまでしか立上らず、出力パルスV₀はV₂の遅
い立上り状態に依存して５６に示すように徐々に
上昇し、V₀₃の電位レベルまでしか上昇しないこ
とになる。

前述の説明からわかるように、ブートストラツ
プ回路の出力電位は、EDインバータ回路の出力
V₂の立上り時間を適当に制御することにより変
えられる。しかしV₀の電位は、電圧デイバイダ
回路の出力電圧Ｖ_Aの関数でもあるから、Ｖ_Aを適
度に設定しても変えられることがわかる。ここで
は、このような方法を用いた例について述べる。
この場合には、V₀の電位をＶ_A−2V_Tになるよう
に設定するのが設計方法として容易に達成できる
方法である。このような電位は、V₂とV₀のパル
スの立上り時間が等しい場合に得られ、前述の説
明から容易に理解される。即ち、V₂とV₀のｔ_rが
等しくなるようにＤ−MOST３０のMOSトラン
ジスタ定数Ｗ／Ｌや浮遊容量Ｃ_dを選べば、V₀の
立上り状態５４に追従して、V₂の電位も５１に
示すように常時V₂−V₀≒Ｖ_Tであるような電位関
係を維持しながら上昇する。このときには、Ｅ−
MOST３２のゲート・ソース間には、一定の電
圧（≒Ｖ_T）が印加されているから、V₂がＶ_A−
Ｖ_Tの電位に達したとき（V₂₁＝Ｖ_A−Ｖ_T）出力
V₀に負荷される容量C₀の充電は終わり、Ｅ−
MOST３２に流れるドレイン電流はなくなる。
従つて、この場合の出力V₀の電位はV₀≒Ｖ_A−
2V_T＝V₀₁に等しくなる。電圧デイバイダ回路を
構成するMOSトランジスタ３４と３５のＷ／Ｌ
の比を制御することにより、任意にＶ_Aを定める
ことができるため、V₀電位も任意の電位レベル
に設定できる。

上述の如く出力V₀の電位を適当なレベルに設
定するためには、V₂とV₀のパルスの立上り時間
ｔ_rを等しく設定しなければならないが、このた
めの最も容易な方法は、EDインバータ回路の出
力端子V₂と接地端子４０の間の浮遊容量Ｃ_dを変
えることである。このＣ_dとしては、MOST３
０，３１のソース・ドレイン部拡散容量とＥ−
MOST３２のゲートへパルスを供給するために
伸長する導電層の浮遊容量とがある。一般に、こ
れらの値は小さいので、本発明の回路構成では
V₂の立上り時間がV₀のそれよりも速くなる特性
を示し、出力電圧V₀としてV₀₂に近い値を示す。
そこで、V₂の端子に浮遊容量をダミーに設ける
ことにより、V₂の立上り時間を制御しうること
が可能である。このダミー容量は、Ｐ_ply−Ｓ_iと
Al、Ｐ_ply−Ｓ_iとＰ_ply−Ｓ_i、Alとn⁺拡散層、Ｐ_ply
−Ｓ_iとn⁺拡散層、Ｐ_ply−Ｓ_iとＳ_i基板界面に形成
される反転層、Alと反転層等の間に形成される
薄い酸化膜厚で決まる容量で与えられ、Ｓ_iゲー
トのプロセスで容易に実施可能である。かかるダ
ミー容量を付加することによつて、V₂とV₀のパ
ルス立上り時間を等しくすることは容易に実施で
きる。

上記の如く、任意に設定された振幅の出力パル
スが得られるため、本発明の回路構成は、第１図
に示したようなCCDの１ 1/2相駆動に最適であ
る。特に、φ_１パルス用に本発明の回路構成を用
いれば、φ_１の振幅Ｖ_1Hを任意に決定できるか
ら、CCDのダイナミツクレンジとして大きな値
が得られる電位レベルに容易に設定することが可
能である。従つて、広いダイナミツクレンジが得
られることから、アナログ信号に対するリニアリ
テイの良い動作範囲を用いることも容易となる。
さらに、転送効率の良否が駆動波形に大きく依存
する表面チヤネルCCDでは、特にパルスの立下
り時間を遅くすることが好ましいと考えられてい
るが、このような設定も本発明の回路では容易で
ある。かかる波形により駆動すると、拡散現象で
転送される電荷の取残しが少なくなる。このよう
にパルスの立下り時間を大きくするためには、ブ
ートストラツプ回路を構成するドライブMOSト
ランジスタ３３の定数Ｗ／Ｌを小さく設定すれば
よく、容易に制御できる。また、出力パルスV₀
の立上り時間を変えたい場合には、Ｅ−MOST
３２の定数Ｗ／Ｌを変えればよく、それに伴い付
加するダミー容量を適度に変えれば所望の振幅が
得られる。この様に、本発明の回路は、パルス波
形の状態を制御するのに最適な構成であり、特に
電圧振幅を制御できる点に大きな特徴がある。本
発明の回路を用いれば、外部電源も１個で済み、
システムの複雑性を生じない。

以上の説明から明らかなように、本発明を用い
れば単一電源を用いるだけで所望のの任意振幅の
パルスが得られる。特に、本発明の回路は、
SCCDの１ 1/2相駆動における低い振幅のパルス
を供給するために好ましい構成である。さらに、
本発明は通常のMOS工程で試作できるMOS構造
であるから、CCDの工程に組入れてオンチツプ
IC化することが容易にできる。また、本発明の
CCD駆動装置をMOS構造のROMやRAMあるい
はランダムロジツク等のLSIと同一チツプ上にIC
化することも可能である。

【図面の簡単な説明】

第１図は表面チヤネルCCDの構造と表面電位
分布を説明するための図、第２図は第１図を説明
するための駆動波形図、第３図は従来の駆動装置
を示す図、第４図は本発明のCCD駆動装置の一
実施例を示す図、第５図は前記本発明のCCD駆
動装置の動作波形を示す図である。図において、１１〜１８：電極列、１９：半導
体基板、２０〜２３：表面電位分布、５０：パル
ス波形、３０：デプレツシヨンMOSトランジス
タ、３１〜３５：エンハンスメントMOSトラン
ジスタ、３６：MOSトランジスタ、４０：接地
端子、５１〜５７：パルス波形。

Claims

【特許請求の範囲】

１半導体基板上にIC化されるMOS構造のCCD
駆動装置であつて、容量性負荷を駆動するブート
ストラツプ回路と前記ブートストラツプ回路の負
荷MOSトランジスタのスイツチング用パルスを
供給するEDインバータ回路と電圧デイバイダ回
路とを備え、前記電圧デイバイダ回路が電源と接
地端子間に設けられ、該電圧デイバイダ回路の出
力をゲートに供給するように接続したMOSトラ
ンジスタが電源と前記EDインバータ回路の負荷
MOSトランジスタとの間に設けられてなり、か
つ前記EDインバータ回路の出力部にダミーの浮
遊容量を負荷せしめて、前記電圧デイバイダ回路
の定数で決まる任意振幅の出力パルスが得られる
ように構成されたことを特徴とするCCD駆動装
置。