JPS60253254A - Ｍｏｓトランジスタ閾値の自動設定装置 - Google Patents
Ｍｏｓトランジスタ閾値の自動設定装置Info
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- JPS60253254A JPS60253254A JP59108816A JP10881684A JPS60253254A JP S60253254 A JPS60253254 A JP S60253254A JP 59108816 A JP59108816 A JP 59108816A JP 10881684 A JP10881684 A JP 10881684A JP S60253254 A JPS60253254 A JP S60253254A
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- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is DC
- G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
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- G05F3/205—Substrate bias-voltage generators
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、ＭＯＳ−ＦＥＴ （絶縁ｒ一ト型電界効動設
定装置に関する。
定装置に関する。
第１図および第２図は、それぞれＮチャネル。
ＰチャネルのＭＯＳトランジスタの一般的な構造を示し
ている。第１図において、１はＰ型のシリコン基板であ
シ、その表面の一部にＮ＋型不純物層からなるソース領
域２およびドレイン領域３が拡散形成され、この両領域
２，３間の基板上にｅ−｝酸化膜（ ８１０，膜）４を
介してダート電極（たとえばポリシリコン層）５が形成
されている。なお、６は上記基板１の表面の一部に形成
された１拡散層からなる基板電極領域であシ、この電極
領域６を通じて基板１にパックダートバイアスとして通
常はソース電位Ｖｌｌｌ１（接地電位）が与えられる。
ている。第１図において、１はＰ型のシリコン基板であ
シ、その表面の一部にＮ＋型不純物層からなるソース領
域２およびドレイン領域３が拡散形成され、この両領域
２，３間の基板上にｅ−｝酸化膜（ ８１０，膜）４を
介してダート電極（たとえばポリシリコン層）５が形成
されている。なお、６は上記基板１の表面の一部に形成
された１拡散層からなる基板電極領域であシ、この電極
領域６を通じて基板１にパックダートバイアスとして通
常はソース電位Ｖｌｌｌ１（接地電位）が与えられる。
このようなＮチャネルＭＯＳ｝ランジスタにあっては、
ｒ一ト電極５に正の電位が与えられることによって、ソ
ース●ドレイン間が導通状態になる。
ｒ一ト電極５に正の電位が与えられることによって、ソ
ース●ドレイン間が導通状態になる。
一方、第２図において、７はＮ型のシリコン基板であυ
、その表面の一部にＰ＋型不純物層から々るソース領域
８およびドレイン領域９が拡散形成され、この両領域８
，９間の基板上にダート酸化膜４を介してダート電極５
が形成されている。なお、１０は上記基板７の表面の一
部に形成されたＮ＋拡散層からなる基板電極領域であシ
、この電極領域１０を通じて基板７に／４ツクダートバ
イアスとして通常はソース電位■ＤＤ（正電位）が与え
られる。このよりなＰチャネルＭＯＳ｝ランジスタにあ
っては、ダート電極５に接地電位が与えられることによ
って、ソース・ドレイン間が導通状態になる。
、その表面の一部にＰ＋型不純物層から々るソース領域
８およびドレイン領域９が拡散形成され、この両領域８
，９間の基板上にダート酸化膜４を介してダート電極５
が形成されている。なお、１０は上記基板７の表面の一
部に形成されたＮ＋拡散層からなる基板電極領域であシ
、この電極領域１０を通じて基板７に／４ツクダートバ
イアスとして通常はソース電位■ＤＤ（正電位）が与え
られる。このよりなＰチャネルＭＯＳ｝ランジスタにあ
っては、ダート電極５に接地電位が与えられることによ
って、ソース・ドレイン間が導通状態になる。
ところで、前記ＭＯＢ｝ランジスタを有するＬＳＩ等の
高集積化に伴なうトランジスタの微細化によシ、特ＫＮ
チャネルトランジスタにおいてはドレイン空乏層の電界
強度の増大に起因するチャネルホットエレクトロン効果
が生じてその閾値電圧が正側にシフトし、そのスイッチ
動作速度が低下し、回路の性能が低下するという問題が
ある。この問題は、将来の一層の高集積化に際して非常
に憂慮すべき課題である。
高集積化に伴なうトランジスタの微細化によシ、特ＫＮ
チャネルトランジスタにおいてはドレイン空乏層の電界
強度の増大に起因するチャネルホットエレクトロン効果
が生じてその閾値電圧が正側にシフトし、そのスイッチ
動作速度が低下し、回路の性能が低下するという問題が
ある。この問題は、将来の一層の高集積化に際して非常
に憂慮すべき課題である。
また、ＭＯＳトランジスタの閾値を製造ゾロセス上で正
確に定めることは非常に難しぐ、閾値のばらつきが発生
する。
確に定めることは非常に難しぐ、閾値のばらつきが発生
する。
然るに、従来のＬＳＩ等にあっては、上述した理由など
によ郵ＭＯ８｝ランジスタの閾値電圧のばらつきおよび
シフトが生じた場合にそれを自動的に補正するための対
策がなされていないので、設計通シの回路特性が得られ
ず、回路性能の劣化を防ぐことができない。
によ郵ＭＯ８｝ランジスタの閾値電圧のばらつきおよび
シフトが生じた場合にそれを自動的に補正するための対
策がなされていないので、設計通シの回路特性が得られ
ず、回路性能の劣化を防ぐことができない。
本発明は上記の事情に鑑みてなされたもので、ＭＯＳ｝
ランジスタのプロセスに起因する閾値のばらつきおよび
使用中に生じる閾値のシフトによる影響を受けないよう
に閾値を所望値に自動的に設定し得るＭＯＳトランジス
タ閾値の自動設定装置を提供するものである。
ランジスタのプロセスに起因する閾値のばらつきおよび
使用中に生じる閾値のシフトによる影響を受けないよう
に閾値を所望値に自動的に設定し得るＭＯＳトランジス
タ閾値の自動設定装置を提供するものである。
即ち、本発明のＭＯＳ｝ランジスタ閾値の自動設定装置
は、センサ用ＭＯ８｝？ンジスタの？−｝に所定ので一
ト電圧を供給し、とのトランジスタの所定のスイッチン
グ状態のときにイネ−プル信号を発生させ、このイネ−
プル信号によって電位発生回路を動作状態にさせてその
出力電位を初期値から所定量シフトさせ、上記電位発生
回路の出力電位を前記センナ用ＭＯＳトランジスタの基
板および被制御用ＭＯ８｝ランジスタの基板に供給する
ようにしてなることを特徴とするものである。
は、センサ用ＭＯ８｝？ンジスタの？−｝に所定ので一
ト電圧を供給し、とのトランジスタの所定のスイッチン
グ状態のときにイネ−プル信号を発生させ、このイネ−
プル信号によって電位発生回路を動作状態にさせてその
出力電位を初期値から所定量シフトさせ、上記電位発生
回路の出力電位を前記センナ用ＭＯＳトランジスタの基
板および被制御用ＭＯ８｝ランジスタの基板に供給する
ようにしてなることを特徴とするものである。
以下、図面を参照して本発明の一実施例を詳細に説明す
る。第３図はＬＳＩの一部を示しておシ、３０は被制御
用のＮチャネルＭＯ８）ランジスタ、３１は閾値設定装
置である。上記被制御用トランジスタ３０は、たとえば
アンドダートの一部に用いられておシ、ソースがｖｌＩ
Ｉ電源（接地電位）に接続され、ｒ−トおよびドレイン
がそれぞれ他の回路素子に接続されている。
る。第３図はＬＳＩの一部を示しておシ、３０は被制御
用のＮチャネルＭＯ８）ランジスタ、３１は閾値設定装
置である。上記被制御用トランジスタ３０は、たとえば
アンドダートの一部に用いられておシ、ソースがｖｌＩ
Ｉ電源（接地電位）に接続され、ｒ−トおよびドレイン
がそれぞれ他の回路素子に接続されている。
一方、前記設定装置３１において、３２はセンサ用のＮ
チャネルＭＯ８）ランジスタであって、そのソースはＶ
ｌｌｌｌ電源に接続され、ｆ−）はｒ−ト電圧Ｖｘ源に
接続され、ドレインは抵抗３３を介してｖＤＤ電源に接
続されている。３４は負電位発生回路であって、初期状
態では接地電位を出力し、上記センサ用トランジスタ３
２のドレインからＶｓａ電位のイネーブル信号ＥＮＡを
受けて動作状態となって所定の負電位を出力し、上記イ
ネーブル信号を受けなくなってから一定時間後に接地電
位を出力するように構成されておシ、その出力電圧は前
記センサ用トランジスタ３２および被制御用トランジス
タ３０の基板電位として供給される。
チャネルＭＯ８）ランジスタであって、そのソースはＶ
ｌｌｌｌ電源に接続され、ｆ−）はｒ−ト電圧Ｖｘ源に
接続され、ドレインは抵抗３３を介してｖＤＤ電源に接
続されている。３４は負電位発生回路であって、初期状
態では接地電位を出力し、上記センサ用トランジスタ３
２のドレインからＶｓａ電位のイネーブル信号ＥＮＡを
受けて動作状態となって所定の負電位を出力し、上記イ
ネーブル信号を受けなくなってから一定時間後に接地電
位を出力するように構成されておシ、その出力電圧は前
記センサ用トランジスタ３２および被制御用トランジス
タ３０の基板電位として供給される。
いま、上記被制御用トランジスタ３０およびセンサ用ト
ランジスタ３２は、それぞれバックｙ−トバイアスがＯ
ｖのときの閾値電圧としてプロセスの目標値がたとえば
０．８ｖに設定されることによってＯ，ＳＶ付近となる
ように製造されておシ、被制御用トランジスタ３０の使
用中における閾値電圧をたとえば１、Ｏｖに設定したい
ものとする。このためには、前記センサ用トランジスタ
３２のダート電圧Ｖｘを１．Ｏｖに設定するものとする
。
ランジスタ３２は、それぞれバックｙ−トバイアスがＯ
ｖのときの閾値電圧としてプロセスの目標値がたとえば
０．８ｖに設定されることによってＯ，ＳＶ付近となる
ように製造されておシ、被制御用トランジスタ３０の使
用中における閾値電圧をたとえば１、Ｏｖに設定したい
ものとする。このためには、前記センサ用トランジスタ
３２のダート電圧Ｖｘを１．Ｏｖに設定するものとする
。
そうすると、電源投入直後においては負電位発生回路３
４の出力は接地電位であってセンサ用トランジスタ３２
および被制御用トランジスタ３０はそれぞれ閾値電圧が
０．８ｖ付近である。
４の出力は接地電位であってセンサ用トランジスタ３２
および被制御用トランジスタ３０はそれぞれ閾値電圧が
０．８ｖ付近である。
そして、センサ用トランジスタ３２はダート電圧Ｖｘが
１．ＯＶであるのでオン状態になシ、負電位発生回路３
４はイネーブル信号を受けて所定の負電位を出力するよ
うにガる。この負電位出力によってセンサ用トランジス
タ３２および被制御用トランゾスタ３０はそれぞれ閾値
電圧が正側ヘシフトし、ｉ、ｏｖよシ大きくなろうとす
る。しかし、このとき、センサ用トランジスタ３２がオ
フ状態に反転し、負電位発生回路３４紘イネーブル信号
を受けなくなってその出力が一定時間保持される。やが
て、負電位発生回路３４の出力が接地電位に近づくと、
再びセンサ用トランジスタ３２がオンになって前述した
ように負電位が出力するようになる。このような動作の
繰り返しによって、結果的にセンサ用トランジスタ３２
０閾値電圧はそのｆ−）電圧Ｖｘ１．０の近傍に保持さ
れ、被制御用トランジスタ３０の閾値電圧も上記センサ
用トランジスタ３２と同様のパック？−）バイアス依存
性を有するので１．Ｏｖ近傍に保持されることになる。
１．ＯＶであるのでオン状態になシ、負電位発生回路３
４はイネーブル信号を受けて所定の負電位を出力するよ
うにガる。この負電位出力によってセンサ用トランジス
タ３２および被制御用トランゾスタ３０はそれぞれ閾値
電圧が正側ヘシフトし、ｉ、ｏｖよシ大きくなろうとす
る。しかし、このとき、センサ用トランジスタ３２がオ
フ状態に反転し、負電位発生回路３４紘イネーブル信号
を受けなくなってその出力が一定時間保持される。やが
て、負電位発生回路３４の出力が接地電位に近づくと、
再びセンサ用トランジスタ３２がオンになって前述した
ように負電位が出力するようになる。このような動作の
繰り返しによって、結果的にセンサ用トランジスタ３２
０閾値電圧はそのｆ−）電圧Ｖｘ１．０の近傍に保持さ
れ、被制御用トランジスタ３０の閾値電圧も上記センサ
用トランジスタ３２と同様のパック？−）バイアス依存
性を有するので１．Ｏｖ近傍に保持されることになる。
表お、負電位発生回路３４の負電位出力によシセンサ用
トランジスタ３２がオフになると、負電位発生回路３４
はイネーブル信号を受けなくなって停止状態になるので
、その負電位出力によってパックｆｆ−）バイアスが必
要以上に負側ヘシフトすることはない。また、センサ用
トランジスタ３２がオフ状態のときに被制御用トランジ
スタ３００パンクダートバイアスが正側ヘシフトするよ
うな影響を受けても、このとき直ちにセンサ用トランジ
スタ３２がオン状態になって負電位発生回路３４が負電
位を出力するので、上記正側へのシフトは直ちに修正さ
れる。
トランジスタ３２がオフになると、負電位発生回路３４
はイネーブル信号を受けなくなって停止状態になるので
、その負電位出力によってパックｆｆ−）バイアスが必
要以上に負側ヘシフトすることはない。また、センサ用
トランジスタ３２がオフ状態のときに被制御用トランジ
スタ３００パンクダートバイアスが正側ヘシフトするよ
うな影響を受けても、このとき直ちにセンサ用トランジ
スタ３２がオン状態になって負電位発生回路３４が負電
位を出力するので、上記正側へのシフトは直ちに修正さ
れる。
即ち、上述した動作によシ、被制御用トランジスタ３０
０閾値電圧はプロセスのばらつきの影響を受けることな
く一定に保持される。
０閾値電圧はプロセスのばらつきの影響を受けることな
く一定に保持される。
また、上記ＬＳＩの使用中に何らかの理由によシ各トラ
ンジスタ３０．３２の閾値電圧が正側ヘシフトしてセン
サ用トランジスタ３２がオフになったとすると、負電位
発生回路３４の出力によシセンサ用トランジスタ３２が
オンになるまでノぐツクグートノ臂イアスを上昇させる
ようになるので、上記閾値電圧の正側のシフトを打ち消
すように作用して元の１．Ｏｖ付近に保持するようにな
る。
ンジスタ３０．３２の閾値電圧が正側ヘシフトしてセン
サ用トランジスタ３２がオフになったとすると、負電位
発生回路３４の出力によシセンサ用トランジスタ３２が
オンになるまでノぐツクグートノ臂イアスを上昇させる
ようになるので、上記閾値電圧の正側のシフトを打ち消
すように作用して元の１．Ｏｖ付近に保持するようにな
る。
同様に、上記ＬＳＩの使用中に何らかの理由により各ト
ランジスタ３０．３２の閾値電圧が負側ヘシフトしてセ
ンサ用トランジスタ３２がオンになったとすると、負電
位発生回路３４が動作状態となってセンサ用トランジス
タ３２がオフ状態になるまでパックｒ−）バイアスが低
下するので、上記閾値電圧の負側のシフトを直ちに打ち
消すように作用して元の１．Ｏｖ付近に保持するように
なる。
ランジスタ３０．３２の閾値電圧が負側ヘシフトしてセ
ンサ用トランジスタ３２がオンになったとすると、負電
位発生回路３４が動作状態となってセンサ用トランジス
タ３２がオフ状態になるまでパックｒ−）バイアスが低
下するので、上記閾値電圧の負側のシフトを直ちに打ち
消すように作用して元の１．Ｏｖ付近に保持するように
なる。
なお、センサ用トランジスタ３２によシ被制御用トラン
ジスタ３０と同様のホットチャネル効果などによる影譬
による閾値変化をセンスするためには、センサ用トラン
ジスタ３２のオン動作状態の期間が長い方が好ましい。
ジスタ３０と同様のホットチャネル効果などによる影譬
による閾値変化をセンスするためには、センサ用トラン
ジスタ３２のオン動作状態の期間が長い方が好ましい。
そこで、センサ用トランジスタ３２のＶｇｓ電位出力（
イネーブル信号）が発生しても直ぐには負電位発生回路
３４が動作しない（換言すれば、その出力による）ぐツ
ク）ｆ −） ノ４イアスによってセンサ用トランジス
タ３２は閾値電圧が小さくなってオン状態になっている
）ように前記イネーブル信号に対して遅延を与える遅延
手段を設けるようにしてもよい。
イネーブル信号）が発生しても直ぐには負電位発生回路
３４が動作しない（換言すれば、その出力による）ぐツ
ク）ｆ −） ノ４イアスによってセンサ用トランジス
タ３２は閾値電圧が小さくなってオン状態になっている
）ように前記イネーブル信号に対して遅延を与える遅延
手段を設けるようにしてもよい。
また、各トランジスタ３０．３２の閾値のパックダート
バイアスに対する依存性を変えるように変形実施しても
よく、゛この依存性を変えるためには上記トランジスタ
ｓｏ、３ｔそれぞれの基板の不純物濃度を変えるなどに
より実現可能である。
バイアスに対する依存性を変えるように変形実施しても
よく、゛この依存性を変えるためには上記トランジスタ
ｓｏ、３ｔそれぞれの基板の不純物濃度を変えるなどに
より実現可能である。
また、各トランジスタ３０．３２のパックダートバイア
スがＯｖのときの閾値電圧がたとえばＯＶと々るように
グロセスの目標値を設定して製造した場合、通常はセン
サ用トランジスタ３２のダート電圧Ｖｘとして１．Ｏｖ
を与えることにより被制御用トランジスタ８０の閾値電
圧を１、Ｏｖ近傍の値に保持しておき、被制御用トラン
ジスタ３０を高速動作させたいときにはその閾値電圧が
ＯｖになるようにそのパックゲートバイアスをＯｖにす
ればよく、そのためには前記ダート電圧ＶｘをＯｖにし
てセンサ用トランジスタ３２をオフにし、イネーブル信
号を非アクテイブ状態にし、負電位発生回路３４の動作
を停止状態にすればよい。
スがＯｖのときの閾値電圧がたとえばＯＶと々るように
グロセスの目標値を設定して製造した場合、通常はセン
サ用トランジスタ３２のダート電圧Ｖｘとして１．Ｏｖ
を与えることにより被制御用トランジスタ８０の閾値電
圧を１、Ｏｖ近傍の値に保持しておき、被制御用トラン
ジスタ３０を高速動作させたいときにはその閾値電圧が
ＯｖになるようにそのパックゲートバイアスをＯｖにす
ればよく、そのためには前記ダート電圧ＶｘをＯｖにし
てセンサ用トランジスタ３２をオフにし、イネーブル信
号を非アクテイブ状態にし、負電位発生回路３４の動作
を停止状態にすればよい。
また、前記負電位発生回路３４は種々の構成が可能であ
るが、単一電源を使用する場合には通常の基板バイアス
発生回路と同様にチャージポンプ回路を利用すればよく
、その−例を第４図に示す。即ち、４１は３段のインバ
ータを用いたリング発振器、４２は上記発振器４１の出
力およびイネーブル信号ＩＥＮＡを入力する２人カノア
ｒ−ト、４３および４４はキャノ４シタ、４５および４
６はダイオード（通常はダイオード接続されたＭＯＳ）
ランジスタ）である。いま、イネーブル信号がアクティ
ブ（Ｖｍｇ電位）になると、発振器４１の出力・臂ルス
がファゲート４２を通過し、その正の半波期間にダイオ
ード４５がオンになシ、負の半波期間にダイオード４６
がオンになって出力側のキヤ・ぐシタ４４に電荷が蓄積
され、出力ノード４７に負電位が現われる。これに対し
てイネーブル信号がアクティブでなくなると、ノアｒ
−） ４２の出力はロウレベル（Ｖｓａ電位）になυ、
前記したようなチャージポンプ作用が行なわれなくなシ
、キヤ・臂シタ４４の蓄積電荷は徐々に放電し、出力ノ
ード４７の電位は次第に接地電位に近づいていく。
るが、単一電源を使用する場合には通常の基板バイアス
発生回路と同様にチャージポンプ回路を利用すればよく
、その−例を第４図に示す。即ち、４１は３段のインバ
ータを用いたリング発振器、４２は上記発振器４１の出
力およびイネーブル信号ＩＥＮＡを入力する２人カノア
ｒ−ト、４３および４４はキャノ４シタ、４５および４
６はダイオード（通常はダイオード接続されたＭＯＳ）
ランジスタ）である。いま、イネーブル信号がアクティ
ブ（Ｖｍｇ電位）になると、発振器４１の出力・臂ルス
がファゲート４２を通過し、その正の半波期間にダイオ
ード４５がオンになシ、負の半波期間にダイオード４６
がオンになって出力側のキヤ・ぐシタ４４に電荷が蓄積
され、出力ノード４７に負電位が現われる。これに対し
てイネーブル信号がアクティブでなくなると、ノアｒ
−） ４２の出力はロウレベル（Ｖｓａ電位）になυ、
前記したようなチャージポンプ作用が行なわれなくなシ
、キヤ・臂シタ４４の蓄積電荷は徐々に放電し、出力ノ
ード４７の電位は次第に接地電位に近づいていく。
なお、上記実施例は被制御用トランジスタ３０およびセ
ンサ用トランジスタ３２が共にＮチャネルの場合を示し
たが、Ｐチャネルの場合には第５図に示すように閾値設
定装置５１を構成すればよい。即ち、被制御用のＰチャ
ネルトランジスタ５０のソースがｖＤＤ電源（たとえば
＋５Ｖ）に接続されるものとすれば、センナ用のＰチャ
ネルトランジスタ５２はソースがＶＤＤ電源に、ｒ−ト
がｒ−）電圧Ｖｘ源に、ドレインが抵抗５３を介してＶ
ｓｍ電源にそれぞれ接続される。
ンサ用トランジスタ３２が共にＮチャネルの場合を示し
たが、Ｐチャネルの場合には第５図に示すように閾値設
定装置５１を構成すればよい。即ち、被制御用のＰチャ
ネルトランジスタ５０のソースがｖＤＤ電源（たとえば
＋５Ｖ）に接続されるものとすれば、センナ用のＰチャ
ネルトランジスタ５２はソースがＶＤＤ電源に、ｒ−ト
がｒ−）電圧Ｖｘ源に、ドレインが抵抗５３を介してＶ
ｓｍ電源にそれぞれ接続される。
そして、センナ用トランジスタ５２のドレイン電位はイ
ン）４−夕５５によシ反転されて正電位発生回路５４の
イネーブル信号入力端に導かれる。この正電位発生回路
５４は、初期状態にはｖＤＤ電位を出力し、イネーブル
信号を受けると動作状態となって出力が正方向にシフト
し、イネーブル信号を受けなくなると一定時間後に出力
が初期値に戻るものであシ、その出力は前記トランジス
タ５０．５２のパックダートバイアスとして与えられて
いる。
ン）４−夕５５によシ反転されて正電位発生回路５４の
イネーブル信号入力端に導かれる。この正電位発生回路
５４は、初期状態にはｖＤＤ電位を出力し、イネーブル
信号を受けると動作状態となって出力が正方向にシフト
し、イネーブル信号を受けなくなると一定時間後に出力
が初期値に戻るものであシ、その出力は前記トランジス
タ５０．５２のパックダートバイアスとして与えられて
いる。
而して、上記センサ用トランジスタ５２の製造時におい
てパックダートバイアスを５ Ｖ （Ｖｌ）Ｉ）電位）
としたときの閾値電圧の目標値を一〇、８ｖ ＜ シ＊
かって、実際値は−０，８ｖ付近になる）とし、センサ
用トランジスタ５２の使用中における閾値電圧を−１，
Ｏｖとしたい場合、センサ用トランジスタ５２のダート
電圧Ｖｘを−１，Ｏｖとすれば、電源投入直後において
センサ用トランジスタ５２はオンに々す、そのドレイン
電位はｖａｎになり、イン・ぐ−夕５５の出力はＶｓｓ
電位になってイネーブル信号がアクティブになるので正
電位発生回路５４が動作状態になる。これによって、ト
ランジスタ５０．５２のパックダートバイアスは正の方
向にシフトし、それぞれの閾値電圧は負方向ヘシフトし
、やがてセンサ用トランジスタ５２は閾値電圧が−１，
Ｏｖよシ小さく（絶対値は大きく）なってオフ状態にな
る。これによって、イネーブル信号はアクティブでなく
なり、正電位発生回路５４の動作は停止状態となる。上
記の動作過程で被制御用トランジスタ５０の閾値電圧も
センサ用トランジスタ５２の閾値電圧の減少分と同じだ
け負方向ヘシフトするので、被制御用トランジスタ５０
０閾値電圧の初期値が−０，８Ｖ近傍の値であれば−１
，ＯＶ近傍の値にシフトしてほぼ一定に保持される。そ
して、センサ用トランジスタ５２および被制御用トラン
ジスタ５０の動作＋に何らかの理由でその閾値電圧がシ
フトするようなことがあっても、前記実施例における自
動設定動作に準じて閾値は一定に保持されるようになる
。
てパックダートバイアスを５ Ｖ （Ｖｌ）Ｉ）電位）
としたときの閾値電圧の目標値を一〇、８ｖ ＜ シ＊
かって、実際値は−０，８ｖ付近になる）とし、センサ
用トランジスタ５２の使用中における閾値電圧を−１，
Ｏｖとしたい場合、センサ用トランジスタ５２のダート
電圧Ｖｘを−１，Ｏｖとすれば、電源投入直後において
センサ用トランジスタ５２はオンに々す、そのドレイン
電位はｖａｎになり、イン・ぐ−夕５５の出力はＶｓｓ
電位になってイネーブル信号がアクティブになるので正
電位発生回路５４が動作状態になる。これによって、ト
ランジスタ５０．５２のパックダートバイアスは正の方
向にシフトし、それぞれの閾値電圧は負方向ヘシフトし
、やがてセンサ用トランジスタ５２は閾値電圧が−１，
Ｏｖよシ小さく（絶対値は大きく）なってオフ状態にな
る。これによって、イネーブル信号はアクティブでなく
なり、正電位発生回路５４の動作は停止状態となる。上
記の動作過程で被制御用トランジスタ５０の閾値電圧も
センサ用トランジスタ５２の閾値電圧の減少分と同じだ
け負方向ヘシフトするので、被制御用トランジスタ５０
０閾値電圧の初期値が−０，８Ｖ近傍の値であれば−１
，ＯＶ近傍の値にシフトしてほぼ一定に保持される。そ
して、センサ用トランジスタ５２および被制御用トラン
ジスタ５０の動作＋に何らかの理由でその閾値電圧がシ
フトするようなことがあっても、前記実施例における自
動設定動作に準じて閾値は一定に保持されるようになる
。
なお、前記正電位発生回路５４の一例を第、６図に示し
ており、これは第４図を参照して前述した負電位発生回
路に比べてダイオード４５′。
ており、これは第４図を参照して前述した負電位発生回
路に比べてダイオード４５′。
４６′の極性の向きがダイオード（第４図４５゜４６）
とは逆になっており、上記ダイオード４５′のカソード
がｖＤＤ電源に接続されている点が異なシ、その他は同
じであるので同一符号を付している。したがって、イネ
ーブル信号がアクティブになると、チャージポンプ作用
によシ出力ノード４７の電位が初期値のｖａｎから正方
向に変化し、イネ−ゾル信号がアクティブでなくなると
、チャージポンプ作用が行なわれなくなって出力ノード
４７の電位は次第に初期値まで戻るようになる。
とは逆になっており、上記ダイオード４５′のカソード
がｖＤＤ電源に接続されている点が異なシ、その他は同
じであるので同一符号を付している。したがって、イネ
ーブル信号がアクティブになると、チャージポンプ作用
によシ出力ノード４７の電位が初期値のｖａｎから正方
向に変化し、イネ−ゾル信号がアクティブでなくなると
、チャージポンプ作用が行なわれなくなって出力ノード
４７の電位は次第に初期値まで戻るようになる。
なお、上記実施例のＰチャネルタイプの第５図の回路の
場合にも、前述したよりなＮチャネルタイプの第３図の
回路の場合に準じて各種の変形実施が可能である。
場合にも、前述したよりなＮチャネルタイプの第３図の
回路の場合に準じて各種の変形実施が可能である。
また、前記各実施例では、センサ用トランジスタと被制
御用トランジスタとを同一チップに形成したが、別チツ
ゾに形成するようにしてもよい。
御用トランジスタとを同一チップに形成したが、別チツ
ゾに形成するようにしてもよい。
上述したように本発明のＭＯＳ）ランゾスタ閾値の自動
設定装置によれば、被制御用ＭＯ８トランジスタの閾値
がプロセスに起因してばらついていても使用中にシフト
するようなことがあっても、センサ用トランジスタのｒ
−ト電圧の大きさに関連する所望値となるように前記閾
値を自動的に設定することができる効果がある。
設定装置によれば、被制御用ＭＯ８トランジスタの閾値
がプロセスに起因してばらついていても使用中にシフト
するようなことがあっても、センサ用トランジスタのｒ
−ト電圧の大きさに関連する所望値となるように前記閾
値を自動的に設定することができる効果がある。
第１図および第２図はそれぞれＮチャネルＭＯ８−ＰＩ
（Ｔ 、 ＰチャネルＭＯ８−ＦＥ’ｌ’の一般的な構
造を示す図、第３図は本発明に係るＭＯＳ）ランジスタ
閾値の自動設定装置の一実施例を示す回路図、第４図は
第３図の負電位発生回路の一例を示す回路図、第５りは
本発明の他の実施例を示す回路図、第６図は第５図の正
電−位発生回路の一例を示す回路図である。 ３０．５０・・・被制御用トランジスタ、３ノ。 ５１・・・閾値設定装置、３１！、５２・・・センサ用
トランジスタ、３４．５４・・・電位発生回路。 出願人代理人 弁理士 鈴 江 武 彦−リ【０− ＶＯＯ
（Ｔ 、 ＰチャネルＭＯ８−ＦＥ’ｌ’の一般的な構
造を示す図、第３図は本発明に係るＭＯＳ）ランジスタ
閾値の自動設定装置の一実施例を示す回路図、第４図は
第３図の負電位発生回路の一例を示す回路図、第５りは
本発明の他の実施例を示す回路図、第６図は第５図の正
電−位発生回路の一例を示す回路図である。 ３０．５０・・・被制御用トランジスタ、３ノ。 ５１・・・閾値設定装置、３１！、５２・・・センサ用
トランジスタ、３４．５４・・・電位発生回路。 出願人代理人 弁理士 鈴 江 武 彦−リ【０− ＶＯＯ
Claims (6)
- （１） ソースと基板とが共通に接続されていない被制
御用ＭＯ８）ランジスタと同一半導体チップ上あるいは
別チップ上に設けられたセンサ用ＭＯ８）ランジスタと
、とのセンサ用ＭＯ８）ランジスタのｒ−トに所定のｆ
−）電圧を供給する手段と、このセンサ用ＭＯＳトラン
ジスタに所定のソース電圧およびドレイン電圧を供給す
る電源と、上記センサ用ＭＯ８）ランジスタが所定のス
イッチング状態のときに発生するイネ−ゾル信号を受け
て動作状態になって初期値から所定量シフトした値の電
位を出力し、上記イネ−ゾル信号を受けなくなると動作
停止状態になシ、出力電位を前記センサ用ＭＯ８）ラン
ジスタの基板および被制御用ＭＯ８）ランジスタの基板
に供給する電位発生回路とを具備することを特徴とする
ＭＯＢ）ランジスタ閾値の自動設定装置。 - （２）前記センサ用ＭＯ８）ランジスタは被制御用ＭＯ
８）ランジスタと同一導電型であることを特徴とする特
許 載のＭＯＢ｝？ンジスタ閾値の自動設定装置。 - （３）前記各ＭＯ８｝ランゾスタはそれぞれの閾値電圧
のパックｆｆ−｝−々イアスに対する依存性がほほ同じ
であることを特徴とする前記特許請求の範囲第２項記載
のＭＯＳ｝ランノスタ閾値の自動設定装置。 - （４）前記各ＭＯ８｝ランジスタはそれぞれＮチャネル
型であシ、前記電位発生回路は動作状態のときに負電位
を出力することを特徴とする前記特許請求の範囲第１項
記載のＭＯＢ｝ランジスタ閾値の自動設定装置。 - （５）前記各ＭＯ８｝ランジスタはそれぞれＰチャネル
型であシ、前記電位発生回路は動作状態のときに正電位
を出力することを特徴とする前記特許請求の範囲第１項
記載のＭＯＳ｝ランジスタ閾値の自動設定装置。 - （６）前記センサ用ＭＯ８）ランジスタが形成される半
導体チップの単一電源の下で前記電位発生回路が動作す
ることを特徴とする特許許請求の範囲第１項記載のＭＯ
Ｓ｝ランジスタ閾値の自動設定装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59108816A JPH0680824B2 (ja) | 1984-05-29 | 1984-05-29 | Ｍｏｓトランジスタ閾値の自動設定装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59108816A JPH0680824B2 (ja) | 1984-05-29 | 1984-05-29 | Ｍｏｓトランジスタ閾値の自動設定装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60253254A true JPS60253254A (ja) | 1985-12-13 |
| JPH0680824B2 JPH0680824B2 (ja) | 1994-10-12 |
Family
ID=14494234
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59108816A Expired - Lifetime JPH0680824B2 (ja) | 1984-05-29 | 1984-05-29 | Ｍｏｓトランジスタ閾値の自動設定装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0680824B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006319557A (ja) * | 2005-05-11 | 2006-11-24 | Asahi Kasei Microsystems Kk | 半導体回路 |
| JP2007073143A (ja) * | 2005-09-07 | 2007-03-22 | Elpida Memory Inc | 半導体記憶装置 |
| JP2011528170A (ja) * | 2009-04-03 | 2011-11-10 | 浙江大学 | サブスレッショルド集積回路におけるプロセスばらつき防止方法およびボディ電位変調回路 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5281501B2 (ja) * | 2009-06-25 | 2013-09-04 | パナソニック株式会社 | 物理量センサ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5691531A (en) * | 1979-12-26 | 1981-07-24 | Toshiba Corp | Controller for gate threshold value |
-
1984
- 1984-05-29 JP JP59108816A patent/JPH0680824B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5691531A (en) * | 1979-12-26 | 1981-07-24 | Toshiba Corp | Controller for gate threshold value |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006319557A (ja) * | 2005-05-11 | 2006-11-24 | Asahi Kasei Microsystems Kk | 半導体回路 |
| JP2007073143A (ja) * | 2005-09-07 | 2007-03-22 | Elpida Memory Inc | 半導体記憶装置 |
| JP2011528170A (ja) * | 2009-04-03 | 2011-11-10 | 浙江大学 | サブスレッショルド集積回路におけるプロセスばらつき防止方法およびボディ電位変調回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0680824B2 (ja) | 1994-10-12 |
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Legal Events
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|---|---|---|---|
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