JPS6142874B2 - - Google Patents
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- JPS6142874B2 JPS6142874B2 JP51061977A JP6197776A JPS6142874B2 JP S6142874 B2 JPS6142874 B2 JP S6142874B2 JP 51061977 A JP51061977 A JP 51061977A JP 6197776 A JP6197776 A JP 6197776A JP S6142874 B2 JPS6142874 B2 JP S6142874B2
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- electrode
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- charge
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D44/00—Charge transfer devices
- H10D44/40—Charge-coupled devices [CCD]
- H10D44/45—Charge-coupled devices [CCD] having field effect produced by insulated gate electrodes
- H10D44/452—Input structures
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- Solid State Image Pick-Up Elements (AREA)
- Networks Using Active Elements (AREA)
Description
【発明の詳細な説明】
本発明は電荷を蓄積転送せしめる半導体装置に
関し、さらに詳しくはCCDデイレイラインの構
造に関するものである。
関し、さらに詳しくはCCDデイレイラインの構
造に関するものである。
一般にCCDデイレイラインのインプツトとし
て要求される特性は大まかに云つて２点あり、１
ツはリニアリテイがよいことともう１ツは低雑音
であることである。
て要求される特性は大まかに云つて２点あり、１
ツはリニアリテイがよいことともう１ツは低雑音
であることである。
第１図は従来から使用されている埋込チヤンネ
ル型CCDデイレイラインの構造を模式的に示し
たものでありａはCCDの上面図でありｂは断面
図である。これらの図において１０１は入力ダイ
オード、１０２は入力ゲート、１０３は第１の転
送電極、１０４はＰ型シリコン基板、１０５はＮ
型シリコン埋込領域、１０６はSio2層であり、領
域１０５は入力ダイオード或は出力側（示されて
いない）から逆バイアスされて空間電荷層になつ
ている。この構造のCCDをデイレイラインとし
て使用しようとする場合には、例えば３相駆動に
おいてインプツトダイオード１０１を一定電圧レ
ベルに設定して入力ゲイト１０２に入力信号電圧
を加えるか、或は入力ゲイト１０２を一定電圧に
してインプツトダイオード１０１に入力信号電圧
を印加する。このとき転送されるべき信号電荷は
インプツトゲイトの下を通つて第１の転送電極１
０３の下にたくわえられる。ところがよく知られ
ているように注入される電荷量はいずれの注入形
式に対しても入力信号電圧に対してリニアーでは
ない。またインプツトゲイト１０２が電荷転送電
極１０３と容量的にカツプリングしているため、
駆動パルスに含まれるランダムノイズが信号電荷
量のノイズとしてあらわれてくる。このような欠
点を改善するため第２図に示したような電荷注入
形成が考案された。第２図ａは上面図、第２図ｂ
は断面図である。たゞしこのような注入型式がリ
ニアリテイの点で有効になるのは表面チヤンネル
デバイスを用いたときだけで埋込チヤンネルの場
合は表面チヤンネルの場合ほど有効ではない。
ル型CCDデイレイラインの構造を模式的に示し
たものでありａはCCDの上面図でありｂは断面
図である。これらの図において１０１は入力ダイ
オード、１０２は入力ゲート、１０３は第１の転
送電極、１０４はＰ型シリコン基板、１０５はＮ
型シリコン埋込領域、１０６はSio2層であり、領
域１０５は入力ダイオード或は出力側（示されて
いない）から逆バイアスされて空間電荷層になつ
ている。この構造のCCDをデイレイラインとし
て使用しようとする場合には、例えば３相駆動に
おいてインプツトダイオード１０１を一定電圧レ
ベルに設定して入力ゲイト１０２に入力信号電圧
を加えるか、或は入力ゲイト１０２を一定電圧に
してインプツトダイオード１０１に入力信号電圧
を印加する。このとき転送されるべき信号電荷は
インプツトゲイトの下を通つて第１の転送電極１
０３の下にたくわえられる。ところがよく知られ
ているように注入される電荷量はいずれの注入形
式に対しても入力信号電圧に対してリニアーでは
ない。またインプツトゲイト１０２が電荷転送電
極１０３と容量的にカツプリングしているため、
駆動パルスに含まれるランダムノイズが信号電荷
量のノイズとしてあらわれてくる。このような欠
点を改善するため第２図に示したような電荷注入
形成が考案された。第２図ａは上面図、第２図ｂ
は断面図である。たゞしこのような注入型式がリ
ニアリテイの点で有効になるのは表面チヤンネル
デバイスを用いたときだけで埋込チヤンネルの場
合は表面チヤンネルの場合ほど有効ではない。
第２図において、２０１はインブツトダイオー
ド、２０２は第１ゲート電極、２０３は第２ゲイ
ト電極であり、２０４は最初の転送電極であり、
２０５はＰ型シリコン基板、２０６はＮ型シリコ
ン埋込領域であり、２０７はSiO2層である。以
後説明の都合上、Ｐ型半導体基板を用いたCCD
を例にとつて説明する。この構造のCCDにおい
て二種類の電荷注入の形式が考えられる。
ド、２０２は第１ゲート電極、２０３は第２ゲイ
ト電極であり、２０４は最初の転送電極であり、
２０５はＰ型シリコン基板、２０６はＮ型シリコ
ン埋込領域であり、２０７はSiO2層である。以
後説明の都合上、Ｐ型半導体基板を用いたCCD
を例にとつて説明する。この構造のCCDにおい
て二種類の電荷注入の形式が考えられる。
第１の方法は第１ゲイト電極２０２に浅いDC
電圧を、第２ゲイト電極２０３にはその下のシリ
コン表面電位が２０２の部分より大きくなる方向
に信号電圧を印加しておき、２０３に隣接する転
送電極がオフ（OFF）している間に、インプツ
トダイオード２０１の電位を第１ゲイト電極の表
面電位より小さい電位まで（FORWARD方向）
一たん持ちあげて第２ゲイト電極に電荷を注入
し、次に深い逆バイアス状態にもどす。この過程
で第２電極２０３下には大略第１ゲイト電極電位
と第２ゲイト電極電位（信号電位）の差に酸化膜
容量と第２ゲイト電極下に形成される空乏層容量
の直列容量をかけあわせただけの電荷が蓄積され
る。
電圧を、第２ゲイト電極２０３にはその下のシリ
コン表面電位が２０２の部分より大きくなる方向
に信号電圧を印加しておき、２０３に隣接する転
送電極がオフ（OFF）している間に、インプツ
トダイオード２０１の電位を第１ゲイト電極の表
面電位より小さい電位まで（FORWARD方向）
一たん持ちあげて第２ゲイト電極に電荷を注入
し、次に深い逆バイアス状態にもどす。この過程
で第２電極２０３下には大略第１ゲイト電極電位
と第２ゲイト電極電位（信号電位）の差に酸化膜
容量と第２ゲイト電極下に形成される空乏層容量
の直列容量をかけあわせただけの電荷が蓄積され
る。
このような、埋込構造の場合、上記直列容量は
第２ゲイト電圧に対して変動し信号電荷量に対し
ても変動すること、また第１、第２ゲイト下の表
面電位がゲイト電圧に対してリニアーな関係にな
い事のため、信号電荷量と第２ゲイト電極電圧の
関係はリニアーにならない。
第２ゲイト電圧に対して変動し信号電荷量に対し
ても変動すること、また第１、第２ゲイト下の表
面電位がゲイト電圧に対してリニアーな関係にな
い事のため、信号電荷量と第２ゲイト電極電圧の
関係はリニアーにならない。
しかしながら以上の説明から推察されるように
電荷の設定を行う部分２０１，２０２，２０３を
表面チヤネル構造（２０６の部分を２０５と同一
導電型にする）にすれば上記直列容量は酸化膜だ
けの値となり、また電極２０１，２０２，２０３
下の表面電位はそれらに印加される電圧とリニア
ーな関係になるため電荷量と電極G2に印加され
る電圧の関係はリニアーになる。しかしながらこ
のような構造においてもクロツクパルスのノイズ
成分によつて信号電荷量がある程度変調をうける
欠点は残つている。
電荷の設定を行う部分２０１，２０２，２０３を
表面チヤネル構造（２０６の部分を２０５と同一
導電型にする）にすれば上記直列容量は酸化膜だ
けの値となり、また電極２０１，２０２，２０３
下の表面電位はそれらに印加される電圧とリニア
ーな関係になるため電荷量と電極G2に印加され
る電圧の関係はリニアーになる。しかしながらこ
のような構造においてもクロツクパルスのノイズ
成分によつて信号電荷量がある程度変調をうける
欠点は残つている。
第２の方法は第２ゲート電極２０２にクロツク
電圧の約半分程度の電圧を加え、第１ゲイト電極
２０１に信号電圧を第２ゲイト電極より表面電位
が小さくなる方向に加えておき、２０３にりん接
する転送電極２０４がオフ（OFF）している間
に、インプツトダイオード２０１の電位を第１ゲ
イト電極２０１の表面電位より小さい電位
（FORWARD方向）まで一たん持ちあげて、第２
ゲイト電極２０２に電荷を注入し再び深い逆バイ
アス状態にもどす。この過程でも第１の場合と同
様の原理によつて第１ゲイト電極電圧と信号電荷
量はリニアーな関係を持たず、ノイズの点も第１
の場合と同様である。また表面チヤンネル構造に
すればリニアーな関係がえられることも第１の方
法の場合と同様である。
電圧の約半分程度の電圧を加え、第１ゲイト電極
２０１に信号電圧を第２ゲイト電極より表面電位
が小さくなる方向に加えておき、２０３にりん接
する転送電極２０４がオフ（OFF）している間
に、インプツトダイオード２０１の電位を第１ゲ
イト電極２０１の表面電位より小さい電位
（FORWARD方向）まで一たん持ちあげて、第２
ゲイト電極２０２に電荷を注入し再び深い逆バイ
アス状態にもどす。この過程でも第１の場合と同
様の原理によつて第１ゲイト電極電圧と信号電荷
量はリニアーな関係を持たず、ノイズの点も第１
の場合と同様である。また表面チヤンネル構造に
すればリニアーな関係がえられることも第１の方
法の場合と同様である。
第１、第２の方法によつて注入された信号電荷
は転送され適当な手段によつてアウトプツトから
よみだされる。
は転送され適当な手段によつてアウトプツトから
よみだされる。
なお、第１図で説明した電荷注入の形式をダイ
ナミツク注入法といい、第２図で説明した形式を
スタテイク注入法あるいはポテンシヤルエクイリ
ブレイシヨン法といつている。
ナミツク注入法といい、第２図で説明した形式を
スタテイク注入法あるいはポテンシヤルエクイリ
ブレイシヨン法といつている。
第３図は最近提案されている埋込チヤンネル
CCPデイレイラインの一例でそのインプツト部
分の上面図を示す。これは２列の２相CCDに同
一のクロツクパルスの位相を180゜ずらして印加
することによつて同一のクロツク周波数に対する
ナイキスト周波数を２倍にしようとするもの（二
重デイレイライン）である。第３図において３０
１，３０２はそれぞれインプツトダイオードおよ
びインプツトゲイトを示し３０３，３０４，３０
３′，３０４′，３０３″，３０４″……および３０
５，３０６，３０５′，３０６′，３０５″，３０
６″……は転送電極であつて第３図ｂに示すよう
な駆動パルスφ１，φ２が端子３０９，３１０に
それぞれ印加されている。また第３図ｃは第３図
ａのＸ−X′間の断面図を示す。
CCPデイレイラインの一例でそのインプツト部
分の上面図を示す。これは２列の２相CCDに同
一のクロツクパルスの位相を180゜ずらして印加
することによつて同一のクロツク周波数に対する
ナイキスト周波数を２倍にしようとするもの（二
重デイレイライン）である。第３図において３０
１，３０２はそれぞれインプツトダイオードおよ
びインプツトゲイトを示し３０３，３０４，３０
３′，３０４′，３０３″，３０４″……および３０
５，３０６，３０５′，３０６′，３０５″，３０
６″……は転送電極であつて第３図ｂに示すよう
な駆動パルスφ１，φ２が端子３０９，３１０に
それぞれ印加されている。また第３図ｃは第３図
ａのＸ−X′間の断面図を示す。
３０７はｐ型シリコン基板、３０８はＮ型埋め
こみ領域である。この構造ではダイナミツク注入
によつて最初の転送電極３０３，３０５のうちの
いずれかオンしている電極に注入される。従つて
リニアリテイおよびノイズの点でのぞましくな
い。また第３図の構造の３０２と３０３および３
０２と３０５間に第３のゲイト電極を設けてその
電極と３０２を表面チヤンネル構造にしても電荷
設定のためのバリヤーとなる電極がないために電
荷がチヤンネル方向に流れてしまい、スタテイク
な注入がおこなえない等の欠点があつた。
こみ領域である。この構造ではダイナミツク注入
によつて最初の転送電極３０３，３０５のうちの
いずれかオンしている電極に注入される。従つて
リニアリテイおよびノイズの点でのぞましくな
い。また第３図の構造の３０２と３０３および３
０２と３０５間に第３のゲイト電極を設けてその
電極と３０２を表面チヤンネル構造にしても電荷
設定のためのバリヤーとなる電極がないために電
荷がチヤンネル方向に流れてしまい、スタテイク
な注入がおこなえない等の欠点があつた。
本発明の目的は、前記従来の欠点を解決せしめ
た二重デイレイラインあるいは三重デイレイライ
ンにおいて、リニアリテイのよいスタテイク注入
を可能にせしめた半導体装置を提供することにあ
る。
た二重デイレイラインあるいは三重デイレイライ
ンにおいて、リニアリテイのよいスタテイク注入
を可能にせしめた半導体装置を提供することにあ
る。
本発明によれば半導体表面に絶縁層を介して多
数の独立した電極群を設けて電荷を蓄積転送せし
める半導体装置においてインプツトダイオードと
２列以上並列に配置された電荷転送電極群と該イ
ンプツトダイオードと電荷転送電極群との間に前
記基板表面上に形成した絶縁層上に設けられてい
る第１，第２，第３からなる３個の表面チヤネル
型のゲイト電極を備え、かつ前記転送電極群のう
ち第３のゲイトに近い１個以上の転送電極が前記
基板表面上に形成された絶縁層上に設けられてい
る表面チヤネル型であるか、あるいは第３のゲイ
トに最も近い転送電極が第３のゲイトに近い側の
少くとも一部に前記基板表面上に形成された絶縁
層上に設けられている表面チヤネル型を用いてい
るか、前記のいずれか一方の転送電極を備えかつ
その他の転送電極は前記半導体基板上に設けられ
た前記基板と反対導電型層上に絶縁層を介して設
けられたことを特徴とする半導体装置が得られ
る。さらに本発明によれば前記半導体装置におい
て電荷転送電極群に隣接して設けられた第３のゲ
イト電極をボテンシヤルバリヤーとしてインプツ
トダイオードと第１のゲイト電極とにより第２の
ゲイト電極直下に信号電荷を蓄積せしめ該蓄積信
号電荷を前記電荷転送電極群のうち第３のゲイト
電極に隣接する第１番目の電荷転送電極がオンし
ている期間の一部で前記第３のゲイト電極をオン
にして前記第１番目の電荷転送電極下に信号電荷
を注入せしめる電荷の注入制御手段を含むことを
特徴とする半導体装置が得られる。
数の独立した電極群を設けて電荷を蓄積転送せし
める半導体装置においてインプツトダイオードと
２列以上並列に配置された電荷転送電極群と該イ
ンプツトダイオードと電荷転送電極群との間に前
記基板表面上に形成した絶縁層上に設けられてい
る第１，第２，第３からなる３個の表面チヤネル
型のゲイト電極を備え、かつ前記転送電極群のう
ち第３のゲイトに近い１個以上の転送電極が前記
基板表面上に形成された絶縁層上に設けられてい
る表面チヤネル型であるか、あるいは第３のゲイ
トに最も近い転送電極が第３のゲイトに近い側の
少くとも一部に前記基板表面上に形成された絶縁
層上に設けられている表面チヤネル型を用いてい
るか、前記のいずれか一方の転送電極を備えかつ
その他の転送電極は前記半導体基板上に設けられ
た前記基板と反対導電型層上に絶縁層を介して設
けられたことを特徴とする半導体装置が得られ
る。さらに本発明によれば前記半導体装置におい
て電荷転送電極群に隣接して設けられた第３のゲ
イト電極をボテンシヤルバリヤーとしてインプツ
トダイオードと第１のゲイト電極とにより第２の
ゲイト電極直下に信号電荷を蓄積せしめ該蓄積信
号電荷を前記電荷転送電極群のうち第３のゲイト
電極に隣接する第１番目の電荷転送電極がオンし
ている期間の一部で前記第３のゲイト電極をオン
にして前記第１番目の電荷転送電極下に信号電荷
を注入せしめる電荷の注入制御手段を含むことを
特徴とする半導体装置が得られる。
以下本発明について図面により説明する。
第４図ａ，ｂ，ｃ、第５図ａ，ｂ，ｃ、第６図
ａ，ｂ，ｃは本発明の一実施例を説明するための
図であり、第４図は４相駆動二重CCD、第５図
は２相駆動二重CCD、第６図は三相駆動三重
CCDへの応用例である。
ａ，ｂ，ｃは本発明の一実施例を説明するための
図であり、第４図は４相駆動二重CCD、第５図
は２相駆動二重CCD、第６図は三相駆動三重
CCDへの応用例である。
各図ａはCCDの上面図でありｂは転送のドラ
イブパルスφ１，φ２，φ３，φ４および第３ゲ
イトに印加するゲイトパルスの波形G3でありｃ
は各図ａのＸ−X′間の断面図を示す。
イブパルスφ１，φ２，φ３，φ４および第３ゲ
イトに印加するゲイトパルスの波形G3でありｃ
は各図ａのＸ−X′間の断面図を示す。
第４図ａにおいて４０１，４０２，４０３，４
０４は各々入力ダイオード、第１，第２，第３ゲ
ート電極であり、４０５，４０６，４０７，４０
８，４０５′，４０６′，４０７′，４０８′は第１
デイレイラインの転送電極であり、４０９，４１
０，４１１，４１２，４０９′，４１０′，４１
１′，４１２′……は第２デイレイラインの転送電
極である。これらデイレイラインにおいて、転送
電極群のうち第３のゲイトに近い１個以上の転送
電極が表面チヤネル型であるか、あるいは第３の
ゲイトに最も近い転送電極が第３のゲイトに近い
側の少くとも一部の表面チヤネル型を用いている
とする。
０４は各々入力ダイオード、第１，第２，第３ゲ
ート電極であり、４０５，４０６，４０７，４０
８，４０５′，４０６′，４０７′，４０８′は第１
デイレイラインの転送電極であり、４０９，４１
０，４１１，４１２，４０９′，４１０′，４１
１′，４１２′……は第２デイレイラインの転送電
極である。これらデイレイラインにおいて、転送
電極群のうち第３のゲイトに近い１個以上の転送
電極が表面チヤネル型であるか、あるいは第３の
ゲイトに最も近い転送電極が第３のゲイトに近い
側の少くとも一部の表面チヤネル型を用いている
とする。
先ず第４図において第３ゲイト電極がない場合
を考えてみる。ｂ図に示したクロツク波形からわ
かるようにこの構造でスタテイク注入をおこなう
ためには図のＡ−Ｂ間で入力ダイオードの電圧を
上下して第２ゲイト電極の下に電荷をたくわえ、
次に４０５（or４０９）がオンされて４０３に下
にたくわえられている信号電荷が４０６（or４１
０）の下に注入されるという過程をくり返さなけ
ればならない。
を考えてみる。ｂ図に示したクロツク波形からわ
かるようにこの構造でスタテイク注入をおこなう
ためには図のＡ−Ｂ間で入力ダイオードの電圧を
上下して第２ゲイト電極の下に電荷をたくわえ、
次に４０５（or４０９）がオンされて４０３に下
にたくわえられている信号電荷が４０６（or４１
０）の下に注入されるという過程をくり返さなけ
ればならない。
従つてクロツク周波数が1MHz以下の場合には
Ａ−Ｂ間は200nsec程度はとれるので、このよう
なことも可能であるがクロツク周波数が10MHzを
こえるとAB間は20nsec以下になりこのような狭
い間げきにパルスをいれることも電荷を注入する
ことも極めて困難になる。
Ａ−Ｂ間は200nsec程度はとれるので、このよう
なことも可能であるがクロツク周波数が10MHzを
こえるとAB間は20nsec以下になりこのような狭
い間げきにパルスをいれることも電荷を注入する
ことも極めて困難になる。
これに対して第４図に示した本発明の構造にお
いては第３ゲイト電極４０４を特殊なゲイトとし
て使用する。
いては第３ゲイト電極４０４を特殊なゲイトとし
て使用する。
第４図ａおよび第４図ｂを用いて本発明の動作
を説明する。信号電荷の入力方法は第２ゲイト電
極４０３にクロツク電圧G2の約半分程度の電圧
を加え、第１ゲイト電極４０２に信号電圧G1を
第２ゲイト電極より表面電位が小さくなる方向に
加えておき、第２ゲイト４０３に隣接する第３ゲ
イト電極が４０４がオフ（OFF）している間
に、クロツクパルスIDでインプツトダイオード
４０１の電位を第１ゲイト電極４０２の表面電位
より小さい電位（FORWARD）まで一旦持ちあ
げて、第２ゲイト電極４０３に電荷を注入し再び
深い逆バイアス状態にもどす。この過程において
信号電荷は第１ゲイト電極４０２と第３ゲイト電
極４０４をバリヤーとして第２ゲイト電極直下に
蓄積される。次に、第３ゲイト電極４０４にｂ図
に示すようなタイミング（φ１，φ２が同時にオ
ンしているφ３がオフしている期間、あるいはφ
３，φ４が同時にオンしていてφ１がオフしてい
る期間）で第３ゲイト電極に図に示すような短い
パルスG3を印加することによつて第２ゲイト電
極４０３下にある信号電荷を４０５あるいは４０
９下を通つてそれぞれ４０６あるいは４１０の下
におくりこむことができる。この場合には第３ゲ
イト電極は大部分の時間（図のようなパルスが印
加されていない期間）は入力ダイオードの電圧を
上下して信号電荷を第２ゲイト電極４０３の下に
蓄積するためのバリヤーとして使用される。
を説明する。信号電荷の入力方法は第２ゲイト電
極４０３にクロツク電圧G2の約半分程度の電圧
を加え、第１ゲイト電極４０２に信号電圧G1を
第２ゲイト電極より表面電位が小さくなる方向に
加えておき、第２ゲイト４０３に隣接する第３ゲ
イト電極が４０４がオフ（OFF）している間
に、クロツクパルスIDでインプツトダイオード
４０１の電位を第１ゲイト電極４０２の表面電位
より小さい電位（FORWARD）まで一旦持ちあ
げて、第２ゲイト電極４０３に電荷を注入し再び
深い逆バイアス状態にもどす。この過程において
信号電荷は第１ゲイト電極４０２と第３ゲイト電
極４０４をバリヤーとして第２ゲイト電極直下に
蓄積される。次に、第３ゲイト電極４０４にｂ図
に示すようなタイミング（φ１，φ２が同時にオ
ンしているφ３がオフしている期間、あるいはφ
３，φ４が同時にオンしていてφ１がオフしてい
る期間）で第３ゲイト電極に図に示すような短い
パルスG3を印加することによつて第２ゲイト電
極４０３下にある信号電荷を４０５あるいは４０
９下を通つてそれぞれ４０６あるいは４１０の下
におくりこむことができる。この場合には第３ゲ
イト電極は大部分の時間（図のようなパルスが印
加されていない期間）は入力ダイオードの電圧を
上下して信号電荷を第２ゲイト電極４０３の下に
蓄積するためのバリヤーとして使用される。
従つて高いクロツク周波数まで応答するインプ
ツト構造を実現できる。この場合には第２図の説
明でのべた通り信号電荷量は信号電圧（第１ある
いは第２ゲイト電圧）に比例してそれぞれ減少し
たり増大したりする。従つて理想的なリニアリテ
イを得ることができる。なお第３ゲイト電極に近
い表面チヤンネル構造になつている転送電極は電
極４０３の下に設定された電荷を確実に所望のデ
イレイラインに流しこむ役目を果す。もしこのよ
うな表面チヤンネル構造になつている部分がない
と第３のゲイトに隣接するクロツクパルスが印加
されていない電極下にも電荷の注入が起つてしま
う。
ツト構造を実現できる。この場合には第２図の説
明でのべた通り信号電荷量は信号電圧（第１ある
いは第２ゲイト電圧）に比例してそれぞれ減少し
たり増大したりする。従つて理想的なリニアリテ
イを得ることができる。なお第３ゲイト電極に近
い表面チヤンネル構造になつている転送電極は電
極４０３の下に設定された電荷を確実に所望のデ
イレイラインに流しこむ役目を果す。もしこのよ
うな表面チヤンネル構造になつている部分がない
と第３のゲイトに隣接するクロツクパルスが印加
されていない電極下にも電荷の注入が起つてしま
う。
第５図において５０１，５０２，５０３，５０
４は第４図４０１，４０２，４０３，４０４と同
一の構造が同一の役割を果す。また５０５，５０
６，５０５′，５０６′，５０５″，５０６″……は
第１のデイレイラインの転送電極であり５０７，
５０８，５０７′，５０８′，５０７″，５０８″…
…は第２のデイレイラインの転送電極である。ま
た第６図において６０１，６０２，６０３，６０
４それぞれ第４図の４０１，４０２，４０３，４
０４と同一構造かつ同一の役割を果す。また６０
５，６０６，６０７，６０５′，６０６′，６０
７′，６０６″……は第１のデイレイラインの転送
電極であり６０８，６０９，６１０，６０８′，
６０９′，６１０′，６０８″……は第２のデイレ
イラインの転送電極であり６１１，６１２，６１
３，６１１′，６１２′，６１３′，６１１″は第３
のデイレイラインの転送電極である。この場合も
第４図の場合と同様に第５図、第６図の各デイレ
イラインのうち、転送電極群のうち第３のゲイト
に近い１個以上の転送電極が表面チヤネル型であ
るか、あるいは第３のゲイトに最も近い転送電極
が第３のゲイトに近い側の少くとも一部に表面チ
ヤネル型になつているとする。今第５図および第
６図において第３ゲイト電極がない従来の構造場
合について考えて見る。この場合は第５図ｂ第６
図ｂの波形からあきらかなように第５図の場合に
は、５０５，５０７のいずれか一つ以上に、第６
図の場合には６０５，６０８，６１１のいずれか
一つ以上に信号電荷の蓄積の段階で電荷が流れて
しまいスタテイツクな電荷注入ができない。これ
に対して第５図ａおよび第６図ｂに示す本発明構
造においては第３ゲイト電極５０４或は６０４を
キヤリヤーの流れに対するバリヤーとして働かせ
ることによつて以下に示すようにスタテイツク注
入をおこなうことが可能になる。
４は第４図４０１，４０２，４０３，４０４と同
一の構造が同一の役割を果す。また５０５，５０
６，５０５′，５０６′，５０５″，５０６″……は
第１のデイレイラインの転送電極であり５０７，
５０８，５０７′，５０８′，５０７″，５０８″…
…は第２のデイレイラインの転送電極である。ま
た第６図において６０１，６０２，６０３，６０
４それぞれ第４図の４０１，４０２，４０３，４
０４と同一構造かつ同一の役割を果す。また６０
５，６０６，６０７，６０５′，６０６′，６０
７′，６０６″……は第１のデイレイラインの転送
電極であり６０８，６０９，６１０，６０８′，
６０９′，６１０′，６０８″……は第２のデイレ
イラインの転送電極であり６１１，６１２，６１
３，６１１′，６１２′，６１３′，６１１″は第３
のデイレイラインの転送電極である。この場合も
第４図の場合と同様に第５図、第６図の各デイレ
イラインのうち、転送電極群のうち第３のゲイト
に近い１個以上の転送電極が表面チヤネル型であ
るか、あるいは第３のゲイトに最も近い転送電極
が第３のゲイトに近い側の少くとも一部に表面チ
ヤネル型になつているとする。今第５図および第
６図において第３ゲイト電極がない従来の構造場
合について考えて見る。この場合は第５図ｂ第６
図ｂの波形からあきらかなように第５図の場合に
は、５０５，５０７のいずれか一つ以上に、第６
図の場合には６０５，６０８，６１１のいずれか
一つ以上に信号電荷の蓄積の段階で電荷が流れて
しまいスタテイツクな電荷注入ができない。これ
に対して第５図ａおよび第６図ｂに示す本発明構
造においては第３ゲイト電極５０４或は６０４を
キヤリヤーの流れに対するバリヤーとして働かせ
ることによつて以下に示すようにスタテイツク注
入をおこなうことが可能になる。
今第５図第６図にG3の電圧をφ１，φ２ある
いはφ１，φ２，φ３のうちいずれか一つだけが
オンしている状態で第３ゲイト電極をオン状態に
すると、第２ゲイト電極下にある信号電荷は所望
の最初の転送電極の下に移され順次転送される。
信号電荷は当然第５図ａおよび第６図ａのＡ−Ｂ
間でダイオード電位を上下することによつて第２
図で説明したように第２ゲイト電極の下にたくわ
えられている。
いはφ１，φ２，φ３のうちいずれか一つだけが
オンしている状態で第３ゲイト電極をオン状態に
すると、第２ゲイト電極下にある信号電荷は所望
の最初の転送電極の下に移され順次転送される。
信号電荷は当然第５図ａおよび第６図ａのＡ−Ｂ
間でダイオード電位を上下することによつて第２
図で説明したように第２ゲイト電極の下にたくわ
えられている。
第４〜第６図の場合信号電荷を決定する電極４
０２，４０３，５０２，５０３，６０２，６０３
は、信号電荷量が決定される期間は、直流電圧が
印加されている第３ゲイトによつてクロツクパル
スから遮断されるのでクロツクパルス中に含まれ
るノイズは信号電荷の中には全くはいつてこな
い。
０２，４０３，５０２，５０３，６０２，６０３
は、信号電荷量が決定される期間は、直流電圧が
印加されている第３ゲイトによつてクロツクパル
スから遮断されるのでクロツクパルス中に含まれ
るノイズは信号電荷の中には全くはいつてこな
い。
以上本発明の説明において、Ｐ型基板を用いた
場合を例にとつて説明したがＮ型基板の場合にも
本発明の内容は容易に適用できることはあきらか
である。
場合を例にとつて説明したがＮ型基板の場合にも
本発明の内容は容易に適用できることはあきらか
である。
以上のべた第４〜第６図の例においてゲイト電
極および転送電極の大きさは次のようになること
がのぞましい。即ち第２ゲート電極下に蓄えられ
た電荷が転送チヤネルに入つて最初に静止するよ
うな転送電極の面積は第２ゲート電極に電圧V1
が印加されたとき蓄積される最大電荷量を電圧約
Ｖ１／２で保持出来る程度にえらぶことが望ましい。
極および転送電極の大きさは次のようになること
がのぞましい。即ち第２ゲート電極下に蓄えられ
た電荷が転送チヤネルに入つて最初に静止するよ
うな転送電極の面積は第２ゲート電極に電圧V1
が印加されたとき蓄積される最大電荷量を電圧約
Ｖ１／２で保持出来る程度にえらぶことが望ましい。
第１図〜第３図は従来のCCDデイレイライン
のインプツト部分の構造を示す図で、第１図ａ、
第２図ａ、第３図ａは平面構造を示す模式図、第
１図ｂ、第２図ｂ、第３図ｃは断面図、第３図ｂ
は駆動パルスの波形図である。第４〜第６図は本
発明によるインプツト部分の構造を示す図で、第
４図ａ、第５図ａ、第６図ａは平面構造を示す模
式図、第４図ｂ、第５図ｂ、第６図ｂは波形図、
第４図ｃ、第５図ｃ、第６図ｃは断面図。１０
１，２０１，３０１……７０１はインプツトダイ
オード、１０２，２０２，２０３，３０２，４０
２，４０４，５０２，５０３，５０４，６０２，
６０３，６０４，７０２，７０３，７０４はイン
プツトゲイト、１０４，２０５，３０７，４１
３，５０９，６１４Ｐ型シリコン基板、１０５，
２０６，３０８，４１４，５１０，６１５はＮ型
シリコン埋込領域、１０６，２０７はSiO2層１
０３，２０４、および３０３，３０４，３０５，
３０６，４０５，４０６，４０７，４０８，４０
９，４１１，５０５，５０６，５０７，５０８お
よびこれらの番号に′，″，，のダツシを付した
ものは転送電極φ１，φ２，φ３，φ４はドライ
ブパルス波形、G3は本発明による第３ゲイト電
極に印加されるパルス波形を示し、第４〜６図の
期間Ａ−Ｂは信号電荷を設定できる期間を示す。
のインプツト部分の構造を示す図で、第１図ａ、
第２図ａ、第３図ａは平面構造を示す模式図、第
１図ｂ、第２図ｂ、第３図ｃは断面図、第３図ｂ
は駆動パルスの波形図である。第４〜第６図は本
発明によるインプツト部分の構造を示す図で、第
４図ａ、第５図ａ、第６図ａは平面構造を示す模
式図、第４図ｂ、第５図ｂ、第６図ｂは波形図、
第４図ｃ、第５図ｃ、第６図ｃは断面図。１０
１，２０１，３０１……７０１はインプツトダイ
オード、１０２，２０２，２０３，３０２，４０
２，４０４，５０２，５０３，５０４，６０２，
６０３，６０４，７０２，７０３，７０４はイン
プツトゲイト、１０４，２０５，３０７，４１
３，５０９，６１４Ｐ型シリコン基板、１０５，
２０６，３０８，４１４，５１０，６１５はＮ型
シリコン埋込領域、１０６，２０７はSiO2層１
０３，２０４、および３０３，３０４，３０５，
３０６，４０５，４０６，４０７，４０８，４０
９，４１１，５０５，５０６，５０７，５０８お
よびこれらの番号に′，″，，のダツシを付した
ものは転送電極φ１，φ２，φ３，φ４はドライ
ブパルス波形、G3は本発明による第３ゲイト電
極に印加されるパルス波形を示し、第４〜６図の
期間Ａ−Ｂは信号電荷を設定できる期間を示す。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板表面に前記基板とは導電型が異る
薄層を設けその上に形成した絶縁層を介して多数
の独立した電極群を設けて電荷を蓄積転送せしめ
る半導体装置において、インプツトダイオードと
２列以上並列に配置された電荷転送電極群を備
え、かつ該インプツトダイオードと電荷転送電極
群との間に前記基板表面上に形成した絶縁層上に
設けられている第１、第２、第３からなる３個の
表面チヤネル型のゲイト電極が設けられかつ前記
転送電極群のうち第３のゲイトに近い１個以上の
転送電極が前記基板表面上に形成された絶縁層上
に設けられている表面チヤネル型であるか、ある
いは第３のゲイトに最も近い転送電極が第３のゲ
イトに近い側の少くとも一部に前記基板表面上に
形成された絶縁層上に設けられている表面チヤネ
ル型を用いているか、前記のいずれか一方の転送
電極を備えていることを特徴とする半導体装置。 ２ 半導体基板表面に前記基板とは導電型が異る
薄層を設けその上に形成した絶縁層を介して多数
の独立した電極群を設けて電荷を蓄積転送せしめ
る半導体装置においてインプツトダイオードと２
列以上並列に配置された電荷転送電極群を備え、
かつ該インプツトダイオードと電荷転送電極群と
の間に前記基板表面上に形成した絶縁層上に設け
られている第１、第２、第３からなる３個の表面
チヤネル型のゲイト電極が設けられかつ前記転送
電極群のうち第３のゲイトに近い１個以上の転送
電極が前記基板表面上に形成された絶縁層上に設
けられている表面チヤネル型であるか、あるいは
第３のゲイトに最も近い転送電極が第３のゲイト
に近い側の少くとも一部に前記基板表面上に形成
された絶縁層上に設けられている表面チヤネル型
を用いているか、前記のいずれか一方の転送電極
を備えている半導体装置であつて、前記電荷転送
電極群に隣接して設けられた第３のゲイト電極を
ポテンシヤルバリヤーとしてインプツトダイオー
ドと第１のゲイト電極とにより第２のゲイト電極
直下に信号電荷を蓄積せしめ、該蓄積信号電荷を
前記電荷転送電極群のうち第３のゲイト電極に隣
接する第１番目の電荷転送電極がオンしている期
間の一部で前記第３のゲイト電極をオンにして前
記第１番目の電荷転送電極下に信号電荷を注入せ
しめる電荷の注入制御手段を含むことを特徴とす
る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6197776A JPS52144284A (en) | 1976-05-27 | 1976-05-27 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6197776A JPS52144284A (en) | 1976-05-27 | 1976-05-27 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS52144284A JPS52144284A (en) | 1977-12-01 |
| JPS6142874B2 true JPS6142874B2 (ja) | 1986-09-24 |
Family
ID=13186737
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6197776A Granted JPS52144284A (en) | 1976-05-27 | 1976-05-27 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS52144284A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5412799U (ja) * | 1977-06-27 | 1979-01-27 | ||
| JPS5553458A (en) * | 1978-10-16 | 1980-04-18 | Nec Corp | Charge coupled element |
-
1976
- 1976-05-27 JP JP6197776A patent/JPS52144284A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS52144284A (en) | 1977-12-01 |
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