JPS6142953A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6142953A JPS6142953A JP59164437A JP16443784A JPS6142953A JP S6142953 A JPS6142953 A JP S6142953A JP 59164437 A JP59164437 A JP 59164437A JP 16443784 A JP16443784 A JP 16443784A JP S6142953 A JPS6142953 A JP S6142953A
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- oxide film
- emitter
- polysilicon
- etching
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- Pending
Links
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D48/00—Individual devices not covered by groups H10D1/00 - H10D44/00
- H10D48/30—Devices controlled by electric currents or voltages
- H10D48/32—Devices controlled by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H10D48/34—Bipolar devices
- H10D48/345—Bipolar transistors having ohmic electrodes on emitter-like, base-like, and collector-like regions
Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、半導体装置の製造方法、特に高速バイポーラ
トランジスタの製造方法に関するものである。
トランジスタの製造方法に関するものである。
（従来の技術〕
従来、高速のバイポーラトランジスタは、ベース、エミ
、りを浅く、エミッタ面積をストライプ状に細く、ペー
ス−エミッタ領域の電極との接続部間の距離をできるだ
け短くしてきた。特に、ペース−エミッタ領域の電極と
の接続部間の距離は。
、りを浅く、エミッタ面積をストライプ状に細く、ペー
ス−エミッタ領域の電極との接続部間の距離をできるだ
け短くしてきた。特に、ペース−エミッタ領域の電極と
の接続部間の距離は。
ベース抵抗ｒｂｂ’に大きく影響するため、小さくする
ことが必要であるが、接続部間の距離を小さくすること
は、ホトレジスト工程での目合せ精度・パターンの抜は
精度に決まってしまうため、小さくするにも限界がある
欠点がある。
ことが必要であるが、接続部間の距離を小さくすること
は、ホトレジスト工程での目合せ精度・パターンの抜は
精度に決まってしまうため、小さくするにも限界がある
欠点がある。
（発明が解決しようとする問題点）
本発明の目的は、自己整合技術を使って、ベース抵抗ｒ
ｂ ｂ’の小さいトランジスタの製造方法を提供する
ことである。
ｂ ｂ’の小さいトランジスタの製造方法を提供する
ことである。
（問題点を解決するための手段）
本発明によれば、ポリシリコンにエミ、り形成用の不純
物全イオン注入し、熱処理を施した後、ポリシリコン上
に酸化膜全気相成長する。次に、エミッタ形収用のホト
レジスト工程で感光性樹脂をマスクとして気相成長酸化
膜とポリシリコンとをドライプロセスでエツチングした
後、感光性樹脂を除去し、酸化膜とポリシリコン下のベ
ース上の酸化ｍｔ用いてポリシリコンのサイドエッチを
行な９゜更に電極接続部形成用のホトレジスト工程で感
光性樹脂とエミッタ部のポリシリコン上の酸化膜のひさ
しとを利用して、異方性ドライエ。
物全イオン注入し、熱処理を施した後、ポリシリコン上
に酸化膜全気相成長する。次に、エミッタ形収用のホト
レジスト工程で感光性樹脂をマスクとして気相成長酸化
膜とポリシリコンとをドライプロセスでエツチングした
後、感光性樹脂を除去し、酸化膜とポリシリコン下のベ
ース上の酸化ｍｔ用いてポリシリコンのサイドエッチを
行な９゜更に電極接続部形成用のホトレジスト工程で感
光性樹脂とエミッタ部のポリシリコン上の酸化膜のひさ
しとを利用して、異方性ドライエ。
チでベースコンタクト部及びベースコンタクト部全開孔
して形成するとともに、エミッタ部のポリする。
して形成するとともに、エミッタ部のポリする。
（作用）
エミッタポリシリコンの周辺は、ポリシリコンがサイド
エツチングされた巾の酸化膜が残っているため、エミッ
タコンタクトとベースコンタクトは、短絡することなく
硅化物を形成できる。これによって本発明は、エミッタ
・ベース領域の電極との接続部間の距離を自己整合技術
で小さくでき。
エツチングされた巾の酸化膜が残っているため、エミッ
タコンタクトとベースコンタクトは、短絡することなく
硅化物を形成できる。これによって本発明は、エミッタ
・ベース領域の電極との接続部間の距離を自己整合技術
で小さくでき。
硅化物でベースコンタクトラ引き出せるため、ホトレジ
スト工程の精度金玉げる必要はなく、高速トランジスタ
で重要なベース抵抗ｒｂｂ’ｔ”小さくできる効果があ
る。
スト工程の精度金玉げる必要はなく、高速トランジスタ
で重要なベース抵抗ｒｂｂ’ｔ”小さくできる効果があ
る。
（笑施例）
次に図面を参照して本発明ｔ−よシ詳細に説明する。
まず、第１図（ａ）に示すように、Ｐ型基板上にＮ型エ
ピタキシャル層１ｔ−形成し、ベース形成部の周囲に厚
い酸化膜２ａを形成し、Ｐ型ベース領域３ｔ−形成した
後、ベース領域３０表面に酸化膜２ｂを形成する。この
酸化膜２ｂのエミッタ金形成すべき所定の位置に感光性
樹脂をマスクとして工。
ピタキシャル層１ｔ−形成し、ベース形成部の周囲に厚
い酸化膜２ａを形成し、Ｐ型ベース領域３ｔ−形成した
後、ベース領域３０表面に酸化膜２ｂを形成する。この
酸化膜２ｂのエミッタ金形成すべき所定の位置に感光性
樹脂をマスクとして工。
チングで開孔を設けその後感光性樹脂金除去する。
次に第１図（ｂ）に示すように、この表面にポリシリコ
ン層４を気相成長した後、ポリシリコン／ｌ！＋４上に
エミ、り不純物、たとえばヒ素をイオン注入し。
ン層４を気相成長した後、ポリシリコン／ｌ！＋４上に
エミ、り不純物、たとえばヒ素をイオン注入し。
熱処理した後、気相成長法で酸化膜６金成長させる。
この後、第１図ｆｃ）に示すよりに感光性樹脂７金マス
クにして、所定の大きさにエミッタ部のＣＶＤングする
。その後、第１図（ｄ）に示すように、感光性樹脂７を
除去した後、エミッタ部のポリシリコン層４を酸化膜６
とベース領域３上の酸化膜２ｂニヨフ、シリコンエツチ
ング液でサイドエツチングする。この後、第１図［ｅ）
に示すように、コンタクトリングラフィでエミッタ部の
ポリシリ層４を囲む様にベースコンタクト部のリングラ
フィを行ない、感光性樹脂８ ｋマスクにして異方性エ
ツチングでドライエツチングを行なうと、エミッタ部の
ポリシリコン層４がサイドエツチングされているため、
サイドエツチングされた巾だけ、ポリシリコン層４の周
囲に酸化膜２ｂｔ−残すことができる。
クにして、所定の大きさにエミッタ部のＣＶＤングする
。その後、第１図（ｄ）に示すように、感光性樹脂７を
除去した後、エミッタ部のポリシリコン層４を酸化膜６
とベース領域３上の酸化膜２ｂニヨフ、シリコンエツチ
ング液でサイドエツチングする。この後、第１図［ｅ）
に示すように、コンタクトリングラフィでエミッタ部の
ポリシリ層４を囲む様にベースコンタクト部のリングラ
フィを行ない、感光性樹脂８ ｋマスクにして異方性エ
ツチングでドライエツチングを行なうと、エミッタ部の
ポリシリコン層４がサイドエツチングされているため、
サイドエツチングされた巾だけ、ポリシリコン層４の周
囲に酸化膜２ｂｔ−残すことができる。
その後、第１図（ｆ）に示すように、感光性樹脂８全除
宏した後、Ｍｏ５ｉｚ、Ｐｉ８ｉ２．ＷＳｉｚなどのシ
リサイドＮｌｌ９ｔ−エミ、り・ベースコンタクト部を
短絡することなく形成する。シリサイド層９を。
宏した後、Ｍｏ５ｉｚ、Ｐｉ８ｉ２．ＷＳｉｚなどのシ
リサイドＮｌｌ９ｔ−エミ、り・ベースコンタクト部を
短絡することなく形成する。シリサイド層９を。
エミッタ、ベースの引き出し電極としても形成しておけ
ば、たとえば、気相成長酸化膜でおおった後、コンタク
ト部、アルミニウム配線のリングラフィは、リングラフ
ィの精度を上げることなく十分に行なえる。
ば、たとえば、気相成長酸化膜でおおった後、コンタク
ト部、アルミニウム配線のリングラフィは、リングラフ
ィの精度を上げることなく十分に行なえる。
（発明の効果）
以上の様に１本発明によれば、リングラフィ精度を上げ
ることなくベース抵抗’ｂｂ”ｅ小さくすることができ
る。
ることなくベース抵抗’ｂｂ”ｅ小さくすることができ
る。
第１図（ａ）〜げ）は、本発明の一笑施例の各工程での
断面図である。
断面図である。
Claims (1)
- 第１導電型半導体基体の表面に形成された、第２導電型
半導体領域の表面に位置し、且つ窓開けされた第１酸化
膜上に第１導電型のポリシリコン層を成長する工程と、
該成長したポリシリコン上に第２酸化膜を成長し、該第
２酸化膜層を選択エッチングする工程と、前記ポリシリ
コン層を等方性エツチングする工程と、異方性エツチン
グで前記第２酸化膜をマスクに前記第１酸化膜をエツチ
ングする工程と、前記ポリシリコン層上と、前記半導体
領域上に硅化物層を形成する工程とを含むことを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59164437A JPS6142953A (ja) | 1984-08-06 | 1984-08-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59164437A JPS6142953A (ja) | 1984-08-06 | 1984-08-06 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6142953A true JPS6142953A (ja) | 1986-03-01 |
Family
ID=15793145
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59164437A Pending JPS6142953A (ja) | 1984-08-06 | 1984-08-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6142953A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56116763A (en) * | 1980-02-21 | 1981-09-12 | Dainippon Ink & Chem Inc | Ultraviolet-curing printing ink |
-
1984
- 1984-08-06 JP JP59164437A patent/JPS6142953A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56116763A (en) * | 1980-02-21 | 1981-09-12 | Dainippon Ink & Chem Inc | Ultraviolet-curing printing ink |
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