JPH03293733A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03293733A JPH03293733A JP2095985A JP9598590A JPH03293733A JP H03293733 A JPH03293733 A JP H03293733A JP 2095985 A JP2095985 A JP 2095985A JP 9598590 A JP9598590 A JP 9598590A JP H03293733 A JPH03293733 A JP H03293733A
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- JP
- Japan
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- insulating film
- gate electrode
- etching
- forming
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体装置、特に、オフセット・う−ト構造
を有するリセス・ゲート電界効果トラ〕ジスタの製造方
法に関するものである。
を有するリセス・ゲート電界効果トラ〕ジスタの製造方
法に関するものである。
従来の技術
化合物半導体装置に代表される半導体技術の先端分野に
おいては、半導体装置の高性能化への要求が厳しく、こ
れに対応するために半導体装置の構造も複雑化している
。
おいては、半導体装置の高性能化への要求が厳しく、こ
れに対応するために半導体装置の構造も複雑化している
。
例えば、ディジタル論理回路等で広く使用されるＭＥＳ
ＦＥＴは、動作の高速性と共に消費電力が少ないことが
求められる。そこで、ピンチオフ電圧Ｖｐを小さくして
小さな論理振幅で動作するように、一般に活性層を薄く
設計されている。しかしながら、ＧａＡｓ等の化合物半
導体のように表面準位によって表面空乏層が生じる材料
を使用した場合、活性層が薄いために、活性層内で表面
空乏層が占める割合が大きくなって実質的なチャネルが
狭められてしまう。この結果、特にソースの寄生抵抗Ｒ
３が大きくなり相互コンダクタンスｇ。
ＦＥＴは、動作の高速性と共に消費電力が少ないことが
求められる。そこで、ピンチオフ電圧Ｖｐを小さくして
小さな論理振幅で動作するように、一般に活性層を薄く
設計されている。しかしながら、ＧａＡｓ等の化合物半
導体のように表面準位によって表面空乏層が生じる材料
を使用した場合、活性層が薄いために、活性層内で表面
空乏層が占める割合が大きくなって実質的なチャネルが
狭められてしまう。この結果、特にソースの寄生抵抗Ｒ
３が大きくなり相互コンダクタンスｇ。
が低下してしまう。そこで、ＭＥＳＦＥＴの寄生抵抗Ｒ
ｓを極力低下せしめるために、リセスゲート構造が提案
されている。
ｓを極力低下せしめるために、リセスゲート構造が提案
されている。
更に、特に自己整合工程によって作製されたＭＥＳＦＥ
Ｔでは、ドレイン電極を構成するｎ−導電層とゲート電
極との間の間隔が極めて狭いためにドレイン耐圧が低い
という欠点があり、これを解決する目的で、リセス内で
ゲート電極がドレイン領域から離れるようにオフセット
したオフセットゲート構造も提案されている。
Ｔでは、ドレイン電極を構成するｎ−導電層とゲート電
極との間の間隔が極めて狭いためにドレイン耐圧が低い
という欠点があり、これを解決する目的で、リセス内で
ゲート電極がドレイン領域から離れるようにオフセット
したオフセットゲート構造も提案されている。
発明が解決しようとする課題
上述のような複雑な構造を有する半導体装置は、その製
造工程も複雑化し、１回のレジストパターン形成によっ
てリセス構造内にオフセットゲートを形成することはで
きなかった。即ち、従来の製造方法によれば、リセス領
域を形成するための第１のマスクと、そのリセス領域内
にゲートを形成するための第２のマスクとを使用しなけ
ればならず、また、第１マスクと第２のマスクとの相対
位置を精密に調整しなければ、最終的に所望の構造の半
導体装置が得られなかった。
造工程も複雑化し、１回のレジストパターン形成によっ
てリセス構造内にオフセットゲートを形成することはで
きなかった。即ち、従来の製造方法によれば、リセス領
域を形成するための第１のマスクと、そのリセス領域内
にゲートを形成するための第２のマスクとを使用しなけ
ればならず、また、第１マスクと第２のマスクとの相対
位置を精密に調整しなければ、最終的に所望の構造の半
導体装置が得られなかった。
また、リセス領域の中に非対称にゲート電極を自己整合
的に形成する方法も提案されてはいるが、工程が非常に
複雑で実用的ではなかった。
的に形成する方法も提案されてはいるが、工程が非常に
複雑で実用的ではなかった。
そこで、本発明は、上記従来技術の問題点を解決し、よ
り簡素な工程でリセス構造内に非対称にゲート電極を形
成することができる新規な半導体装置の製造方法を提供
することをその目的としている。
り簡素な工程でリセス構造内に非対称にゲート電極を形
成することができる新規な半導体装置の製造方法を提供
することをその目的としている。
課題を解決するための手段
即ち、本発明に従うと、ゲート電極の周辺で活性層が薄
化されたリセス構造と、ドレイン電極となるオーミック
電極がら遠ざかるように該リセス構造内でオフセントし
たゲート電極とを少なくとも備える半導体装置の製造方
法において、半導体基板または半導体層上の、ゲート電
極形成領域からドレイン領域側の領域を覆うように第１
の絶縁膜を形成する工程と、該第１絶縁膜と、ゲート電
極形成領域からソース領域側までの該第１絶縁膜で覆わ
れていない領域との全体に対して、該第１絶縁膜よりも
エツチング速度の遅い第２の絶縁膜を形成する工程と、
該第２絶縁膜上に、該ゲート電極形成領域に対応する位
置に開口を有するレジスト層を形成する工程と、該レジ
スト層をマスクとして、該レジスト層の下方にもサイド
エツチングが進行するように、該第１および第２の絶縁
膜をエツチングして、該第１の絶縁膜に対して深くサイ
ドエツチングする工程と、該第１および第２の絶縁膜を
マスクとして該基板をエツチングする工程と、該レジス
ト層をマスクとして、該半導体基板または半導体層上に
ゲート電極を形成する工程とを含むことを特徴とする半
導体装置の製造方法が提供される。
化されたリセス構造と、ドレイン電極となるオーミック
電極がら遠ざかるように該リセス構造内でオフセントし
たゲート電極とを少なくとも備える半導体装置の製造方
法において、半導体基板または半導体層上の、ゲート電
極形成領域からドレイン領域側の領域を覆うように第１
の絶縁膜を形成する工程と、該第１絶縁膜と、ゲート電
極形成領域からソース領域側までの該第１絶縁膜で覆わ
れていない領域との全体に対して、該第１絶縁膜よりも
エツチング速度の遅い第２の絶縁膜を形成する工程と、
該第２絶縁膜上に、該ゲート電極形成領域に対応する位
置に開口を有するレジスト層を形成する工程と、該レジ
スト層をマスクとして、該レジスト層の下方にもサイド
エツチングが進行するように、該第１および第２の絶縁
膜をエツチングして、該第１の絶縁膜に対して深くサイ
ドエツチングする工程と、該第１および第２の絶縁膜を
マスクとして該基板をエツチングする工程と、該レジス
ト層をマスクとして、該半導体基板または半導体層上に
ゲート電極を形成する工程とを含むことを特徴とする半
導体装置の製造方法が提供される。
また、本発明に従うと、ゲート電極の周辺で活性層が薄
化されたリセス構造と、ドレイン電極となるオーミック
電極から遠ざかるように該リセス構造内でオフセットし
たゲート電極とを少なくとも備える半導体装置の製造方
法において、半導体基板または半導体層上の、ゲート電
極形成領域からソース領域側の領域を覆うように第１の
絶縁膜を形成する工程と、該第１絶縁膜と、ゲート電極
形成領域からソース領域側までの該第１絶縁膜で覆われ
ていない領域との全体に対して、該第１絶縁膜よりもエ
ツチング速度の速い第２の絶縁膜を形成する工程と、該
第２絶縁膜上に、該ゲート電極形成領域に対応する位置
に開口を有するレジスト層を形成する工程と、該レジス
ト層をマスクとして、該レジスト層の下方にもサイドエ
ツチングが進行するように、該第１および第２の絶縁膜
をエツチングして、該第２の絶縁膜に対して深くサイド
エツチングする工程と、該第１および第２の絶縁膜をマ
スクとして該基板をエツチングする工程と、該レジスト
層をマスクとして、該半導体基板または半導体層上にゲ
ート電極を形成する工程とを含むことを特徴とする半導
体装置の製造方法が提供される。
化されたリセス構造と、ドレイン電極となるオーミック
電極から遠ざかるように該リセス構造内でオフセットし
たゲート電極とを少なくとも備える半導体装置の製造方
法において、半導体基板または半導体層上の、ゲート電
極形成領域からソース領域側の領域を覆うように第１の
絶縁膜を形成する工程と、該第１絶縁膜と、ゲート電極
形成領域からソース領域側までの該第１絶縁膜で覆われ
ていない領域との全体に対して、該第１絶縁膜よりもエ
ツチング速度の速い第２の絶縁膜を形成する工程と、該
第２絶縁膜上に、該ゲート電極形成領域に対応する位置
に開口を有するレジスト層を形成する工程と、該レジス
ト層をマスクとして、該レジスト層の下方にもサイドエ
ツチングが進行するように、該第１および第２の絶縁膜
をエツチングして、該第２の絶縁膜に対して深くサイド
エツチングする工程と、該第１および第２の絶縁膜をマ
スクとして該基板をエツチングする工程と、該レジスト
層をマスクとして、該半導体基板または半導体層上にゲ
ート電極を形成する工程とを含むことを特徴とする半導
体装置の製造方法が提供される。
作用
本発明に係る半導体装置の製造方法は、ｎ゛導電層を部
分的に覆う第１の絶縁膜と、全体を覆う第２の絶縁膜と
を形成した後、ゲート電極を形成するためのパターンを
有するレジスト層をマスクとして、このレジスト層の下
方にまで進行するサイドエツチングを含むエツチング処
理を行うことにより、第１の絶縁膜に対して深（サイド
エツチングして、いわばゲート電極に対してオフセット
したリセス領域を形成する工程を含むことにその主要な
特徴がある。
分的に覆う第１の絶縁膜と、全体を覆う第２の絶縁膜と
を形成した後、ゲート電極を形成するためのパターンを
有するレジスト層をマスクとして、このレジスト層の下
方にまで進行するサイドエツチングを含むエツチング処
理を行うことにより、第１の絶縁膜に対して深（サイド
エツチングして、いわばゲート電極に対してオフセット
したリセス領域を形成する工程を含むことにその主要な
特徴がある。
従来の製造方法においては、基板上のリセス領域の形成
と、そのリセス領域内でオフセットしたゲート電極の形
成とをそれぞれ別のマスクを使用して行うという手順で
あったために、半導体装置の製造工程が複雑になってい
た。
と、そのリセス領域内でオフセットしたゲート電極の形
成とをそれぞれ別のマスクを使用して行うという手順で
あったために、半導体装置の製造工程が複雑になってい
た。
これに対して、本発明に係る製造方法においては、最終
的にゲート電極の形成のためにパターニングされた唯ひ
とつのレジストマスクを使用してリセス構造の形成とゲ
ート電極の形成とを行う。
的にゲート電極の形成のためにパターニングされた唯ひ
とつのレジストマスクを使用してリセス構造の形成とゲ
ート電極の形成とを行う。
即ち、本発明に係る方法では、レジスト層の直下に、互
いにエツチング速度の異なる２種の絶縁膜を形成する。
いにエツチング速度の異なる２種の絶縁膜を形成する。
このとき、ゲート電極の位置に対してリセス領域が広い
方の側にはエツチング速度の早い第１の絶縁膜を形成し
ておく。従って、レジスト層のゲート電極パターンによ
り絶縁層に対してサイドエツチングが進行するまでエツ
チングを行うと、エツチング速度の早い方の絶縁膜はよ
り広く除去される。こうして、絶縁層には、レジスト層
に形成されたゲート電極のパターンに対してオフセット
したエツチング領域が形成される。従って、この絶縁膜
をマスクとして基板をエツチングすることにより、基板
上には、ゲート電極に対してオフセットしたリセス領域
が形成される。
方の側にはエツチング速度の早い第１の絶縁膜を形成し
ておく。従って、レジスト層のゲート電極パターンによ
り絶縁層に対してサイドエツチングが進行するまでエツ
チングを行うと、エツチング速度の早い方の絶縁膜はよ
り広く除去される。こうして、絶縁層には、レジスト層
に形成されたゲート電極のパターンに対してオフセット
したエツチング領域が形成される。従って、この絶縁膜
をマスクとして基板をエツチングすることにより、基板
上には、ゲート電極に対してオフセットしたリセス領域
が形成される。
このように、本発明に係る方法においては、互いにオフ
セットしたリセス領域とゲート電極とを形成するために
複数のマスクを使用する必要がなく、オフセットしたゲ
ート電極を有するリセス構造の半導体装置の製造工程を
簡素化することができる。
セットしたリセス領域とゲート電極とを形成するために
複数のマスクを使用する必要がなく、オフセットしたゲ
ート電極を有するリセス構造の半導体装置の製造工程を
簡素化することができる。
以下、図面を参照して本発明をより具体的に説明するが
、以下の開示は本発明の一実施例に過ぎず、本発明の技
術的範囲を何ら限定するものではない。
、以下の開示は本発明の一実施例に過ぎず、本発明の技
術的範囲を何ら限定するものではない。
実施例
第１図（ａ）〜（区は、本発明に係る半導体装置の製造
方法を工程毎に示す図である。
方法を工程毎に示す図である。
まず、第１図（ａ）に示すように、ＧａＡｓ基板１上の
全面にチャネル層２並びにｎ゛導電層３を形成した後、
＾ｕＧｅにより１対のオーミック電極４を形成する。続
いて、第１図（ｂ）に示すように、プラズマＣＶＤ法に
よりＳｉＮによる絶縁膜５ａをオーミック電極４および
チャネル層３上全体に形成する。
全面にチャネル層２並びにｎ゛導電層３を形成した後、
＾ｕＧｅにより１対のオーミック電極４を形成する。続
いて、第１図（ｂ）に示すように、プラズマＣＶＤ法に
よりＳｉＮによる絶縁膜５ａをオーミック電極４および
チャネル層３上全体に形成する。
次に、第１図（Ｃ）に示すように、１対のオーミック電
極４の中央よりも図中でやや左に位置する境界を境とし
て、この境界よりも左側の絶縁膜５ａを除去する。尚、
ここで絶縁膜５ａを除去する際の境界は、後述するゲー
ト電極の位置に概ね対応している。
極４の中央よりも図中でやや左に位置する境界を境とし
て、この境界よりも左側の絶縁膜５ａを除去する。尚、
ここで絶縁膜５ａを除去する際の境界は、後述するゲー
ト電極の位置に概ね対応している。
次に、第１図（ｄ）に示すように、絶縁膜５ａを除去し
た領域と絶縁膜５ａを残した領域との全体上に、第２の
絶縁膜であるＳｉＮの絶縁膜５ｂを形成する。ここで、
絶縁膜５ｂの成膜に際しては、後述するＲＩＥ法による
エツチング処理において絶縁膜５ａよりもエツチング速
度が遅くなるように成膜条件が選択されている。具体的
には、例えば、プラズマＣＶＤ法とは異なるＥＣＲ−Ｃ
ＶＤ法等の方法により絶縁膜５ｂを形成する。
た領域と絶縁膜５ａを残した領域との全体上に、第２の
絶縁膜であるＳｉＮの絶縁膜５ｂを形成する。ここで、
絶縁膜５ｂの成膜に際しては、後述するＲＩＥ法による
エツチング処理において絶縁膜５ａよりもエツチング速
度が遅くなるように成膜条件が選択されている。具体的
には、例えば、プラズマＣＶＤ法とは異なるＥＣＲ−Ｃ
ＶＤ法等の方法により絶縁膜５ｂを形成する。
次に、第１図（ｅ）に示すように、最終的にはゲート電
極を形成するために使用することができるようにパター
ニングされたレジスト層６を形成する。
極を形成するために使用することができるようにパター
ニングされたレジスト層６を形成する。
即ち、レジスト層６の欠損部分すなわち開口部は、ゲー
ト電極のパターンに対応すると共に、第１図（Ｃ）にお
ける絶縁膜５ａの境界を含むように形成されている。
ト電極のパターンに対応すると共に、第１図（Ｃ）にお
ける絶縁膜５ａの境界を含むように形成されている。
以上のようにして、パターニングされたレジスト層６を
装荷した基板１を反応性イオンエツチング処理に付すこ
とにより、第１図（ｆ）に示すように、絶縁膜５を部分
的に除去する。このとき、レジスト層６が欠損している
領域においてまず絶縁膜５ｂがエツチングされ、続いて
絶縁膜５ａがエツチングされる。更にエツチングを続け
ると、レジスト層６の下方まで絶縁膜５ａおよび５ｂの
サイドエツチングが進行する。ここで、絶縁膜５ａと５
ｂとは、互いにエツチング速度が異なるので、絶縁膜５
ａは、絶縁膜５ｂよりも早くサイドエツチングが進行す
る。従って、絶縁膜５ａおよび５ｂの除去領域は、レジ
スト層６の欠損領域に対して、即ちレジストパターンに
対して非対称に形成される。尚、このエツチング処理は
、ウェットエツチング法あるいはドライエツチング法の
何れによっても行うことができるが、制御性並びに再現
性を考慮すると、ドライエツチング法がより好ましい。
装荷した基板１を反応性イオンエツチング処理に付すこ
とにより、第１図（ｆ）に示すように、絶縁膜５を部分
的に除去する。このとき、レジスト層６が欠損している
領域においてまず絶縁膜５ｂがエツチングされ、続いて
絶縁膜５ａがエツチングされる。更にエツチングを続け
ると、レジスト層６の下方まで絶縁膜５ａおよび５ｂの
サイドエツチングが進行する。ここで、絶縁膜５ａと５
ｂとは、互いにエツチング速度が異なるので、絶縁膜５
ａは、絶縁膜５ｂよりも早くサイドエツチングが進行す
る。従って、絶縁膜５ａおよび５ｂの除去領域は、レジ
スト層６の欠損領域に対して、即ちレジストパターンに
対して非対称に形成される。尚、このエツチング処理は
、ウェットエツチング法あるいはドライエツチング法の
何れによっても行うことができるが、制御性並びに再現
性を考慮すると、ドライエツチング法がより好ましい。
次に、上述のように非対称にエツチングされた絶縁膜５
ａおよび５ｂをマスクとして、ｎ−導電層３およびチャ
ネル層２をエツチングすることによって、第１図（（イ
）に示すように、絶縁膜５ａ１５ｂの欠損領域に対応し
たリセス領域２ａが形成される。
ａおよび５ｂをマスクとして、ｎ−導電層３およびチャ
ネル層２をエツチングすることによって、第１図（（イ
）に示すように、絶縁膜５ａ１５ｂの欠損領域に対応し
たリセス領域２ａが形成される。
最後に、レジスト層６を使用したりフトオフ法により、
第１図（社）に示すように、ゲート電極７を形成する。
第１図（社）に示すように、ゲート電極７を形成する。
このとき、前述のように、レジスト層６の欠損領域に対
して、リセス領域２ａは非対称に形成されているので、
形成されたゲート電極７は、リセス領域７内でオフセッ
トしている。
して、リセス領域２ａは非対称に形成されているので、
形成されたゲート電極７は、リセス領域７内でオフセッ
トしている。
尚、上記実施例においては、第１図（Ｃ）に示す工程に
おいて、まずエツチング速度の速い絶縁膜５ａを形成し
、続いて、第１図（ｄ）に示す工程において、エツチン
グ速度の遅い絶縁膜５ｂを形成するプロセスとした。し
かしながら、本発明は、この順序に限定されるものでは
なく、先にエツチング速度の遅い絶縁膜を形成するとい
うプロセスとしてもよい。即ち、第１図（Ｃ）に示す工
程の代わりに、第１図（Ｃ）において絶縁膜５ａが形成
されていない領域、即ち、ゲート電極形成領域に対して
ソース領域側の領域にエツチング速度の遅い第１の絶縁
膜を形成する工程を実施する。続いて、第１図（ｄ）に
示す工程の代わりに、基板１上全体に、エツチング速度
の速い第２の絶縁膜を形成する工程を実施する。以下、
第１図（ｅ）以降の工程は、前記実施例と同様に行うこ
とにより、最終的に第１図（ｆ）に示したものと実質的
に同じ構成の半導体装置を形成することができる。
おいて、まずエツチング速度の速い絶縁膜５ａを形成し
、続いて、第１図（ｄ）に示す工程において、エツチン
グ速度の遅い絶縁膜５ｂを形成するプロセスとした。し
かしながら、本発明は、この順序に限定されるものでは
なく、先にエツチング速度の遅い絶縁膜を形成するとい
うプロセスとしてもよい。即ち、第１図（Ｃ）に示す工
程の代わりに、第１図（Ｃ）において絶縁膜５ａが形成
されていない領域、即ち、ゲート電極形成領域に対して
ソース領域側の領域にエツチング速度の遅い第１の絶縁
膜を形成する工程を実施する。続いて、第１図（ｄ）に
示す工程の代わりに、基板１上全体に、エツチング速度
の速い第２の絶縁膜を形成する工程を実施する。以下、
第１図（ｅ）以降の工程は、前記実施例と同様に行うこ
とにより、最終的に第１図（ｆ）に示したものと実質的
に同じ構成の半導体装置を形成することができる。
また、本実施例は、成長により形成されたチャネル層を
備えるＧａＡｓ基板を使用したＭＥＳＦＥＴの製造過程
について説明したが、本発明の適用範囲がこれに限られ
るわけではないことは勿論であリ、イオン注入によりチ
ャネル層を形成されたＧａＡｓ基板を使用した場合の他
、Ａ ＩＧａ八ｓへ／ ＧＦ、ＡＳ ＨＥ ＭＴ 、
ＡｌＧａＡｓ／ＧａＡｓＭ Ｉ Ｓ Ｆ Ｅ Ｔ等のリ
セスゲート構造とオフセットゲート構造とが有利に作用
する種々のＦＥＴの製造に本発明に係る方法を適用する
ことができる。
備えるＧａＡｓ基板を使用したＭＥＳＦＥＴの製造過程
について説明したが、本発明の適用範囲がこれに限られ
るわけではないことは勿論であリ、イオン注入によりチ
ャネル層を形成されたＧａＡｓ基板を使用した場合の他
、Ａ ＩＧａ八ｓへ／ ＧＦ、ＡＳ ＨＥ ＭＴ 、
ＡｌＧａＡｓ／ＧａＡｓＭ Ｉ Ｓ Ｆ Ｅ Ｔ等のリ
セスゲート構造とオフセットゲート構造とが有利に作用
する種々のＦＥＴの製造に本発明に係る方法を適用する
ことができる。
発明の詳細
な説明したように、本発明に係る半導体装置の製造方法
によれば、非対称にゲートを形成されたリセス構造を有
する半導体装置を、単純な工程で製造することができる
。従って、ソース抵抗が低く、且つ、ドレイン耐圧の高
いＭＥＳＦＥＴを効率良く製造することが可能になる。
によれば、非対称にゲートを形成されたリセス構造を有
する半導体装置を、単純な工程で製造することができる
。従って、ソース抵抗が低く、且つ、ドレイン耐圧の高
いＭＥＳＦＥＴを効率良く製造することが可能になる。
第１図は、本発明の半導体装置の製造方法の工程断面図
である。 （主な参照番号） １・・・ＧａＡｓ基板、 ・チャネル層、 ３・・・ｎ゛導電層、４・・・オーミック電極、５ａ、
５ｂ・・・絶縁膜、
である。 （主な参照番号） １・・・ＧａＡｓ基板、 ・チャネル層、 ３・・・ｎ゛導電層、４・・・オーミック電極、５ａ、
５ｂ・・・絶縁膜、
Claims (2)
- （１）ゲート電極の周辺で活性層が薄化されたリセス構
造と、ドレイン電極となるオーミック電極から遠ざかる
ように該リセス構造内でオフセットしたゲート電極とを
少なくとも備える半導体装置の製造方法において、 半導体基板または半導体層上の、ゲート電極形成領域か
らドレイン領域側の領域を覆うように第１の絶縁膜を形
成する工程と、 該第１絶縁膜と、ゲート電極形成領域からソース領域側
までの該第１絶縁膜で覆われていない領域との全体に対
して、該第１絶縁膜よりもエッチング速度の遅い第２の
絶縁膜を形成する工程と、該第２絶縁膜上に、該ゲート
電極形成領域に対応する位置に開口を有するレジスト層
を形成する工程と、 該レジスト層をマスクとして、該レジスト層の下方にも
サイドエッチングが進行するように、該第１および第２
の絶縁膜をエッチングして、該第１の絶縁膜に対して深
くサイドエッチングする工程と、 該第１および第２の絶縁膜をマスクとして該基板をエッ
チングする工程と、 該レジスト層をマスクとして、該半導体基板または半導
体層上にゲート電極を形成する工程とを含むことを特徴
とする半導体装置の製造方法。 - （２）ゲート電極の周辺で活性層が薄化されたリセス構
造と、ドレイン電極となるオーミック電極から遠ざかる
ように該リセス構造内でオフセットしたゲート電極とを
少なくとも備える半導体装置の製造方法において、 半導体基板または半導体層上の、ゲート電極形成領域か
らソース領域側の領域を覆うように第１の絶縁膜を形成
する工程と、 該第１絶縁膜と、ゲート電極形成領域からソース領域側
までの該第１絶縁膜で覆われていない領域との全体に対
して、該第１絶縁膜よりもエッチング速度の速い第２の
絶縁膜を形成する工程と、該第２絶縁膜上に、該ゲート
電極形成領域に対応する位置に開口を有するレジスト層
を形成する工程と、 該レジスト層をマスクとして、該レジスト層の下方にも
サイドエッチングが進行するように、該第１および第２
の絶縁膜をエッチングして、該第２の絶縁膜に対して深
くサイドエッチングする工程と、 該第１および第２の絶縁膜をマスクとして該基板をエッ
チングする工程と、 該レジスト層をマスクとして、該半導体基板または半導
体層上にゲート電極を形成する工程とを含むことを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2095985A JPH03293733A (ja) | 1990-04-11 | 1990-04-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2095985A JPH03293733A (ja) | 1990-04-11 | 1990-04-11 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03293733A true JPH03293733A (ja) | 1991-12-25 |
Family
ID=14152437
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2095985A Pending JPH03293733A (ja) | 1990-04-11 | 1990-04-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03293733A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5395739A (en) * | 1992-12-15 | 1995-03-07 | Mitsubishi Denki Kabushiki Kaisha | Method for producing field effect transistor |
-
1990
- 1990-04-11 JP JP2095985A patent/JPH03293733A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5395739A (en) * | 1992-12-15 | 1995-03-07 | Mitsubishi Denki Kabushiki Kaisha | Method for producing field effect transistor |
| US5547789A (en) * | 1992-12-15 | 1996-08-20 | Mitsubishi Denki Kabushiki Kaisha | Pattern transfer mask |
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