JPS6142986B2 - - Google Patents
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- Publication number
- JPS6142986B2 JPS6142986B2 JP55053887A JP5388780A JPS6142986B2 JP S6142986 B2 JPS6142986 B2 JP S6142986B2 JP 55053887 A JP55053887 A JP 55053887A JP 5388780 A JP5388780 A JP 5388780A JP S6142986 B2 JPS6142986 B2 JP S6142986B2
- Authority
- JP
- Japan
- Prior art keywords
- line
- address
- control memory
- control
- converting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computer And Data Communications (AREA)
- Communication Control (AREA)
Description
【発明の詳細な説明】
本発明は、チヤネル機能を内蔵する通信制御装
置に関する。
置に関する。
従来、データ通信回線経由で接続した複数の端
末装置を制御する通信制御装置の回線制御部の動
作は、回線毎に回線番号及び、回線制御メモリを
持ち、該回線番号に基づき該回線制御メモリにア
クセスして時分割に回線毎の処理を行なう。すな
わち通信制御装置は、回線毎に通信回線の種別、
通信速度等の回線構成情報や、文字処理を行うた
めの手順識別コード、処理シーケンス、チエツク
バイト等の伝送制御情報や、ステータスバイト、
センスバイト等のデバイス情報を格納するための
回線制御メモリを備え、回線から文字を受信（又
は文字の送信）時に、当該回線の回線番号により
対応する回線制御メモリにアクセスして端末装置
と伝送制御手順に従つた伝送制御を行なうのが一
般的である。
末装置を制御する通信制御装置の回線制御部の動
作は、回線毎に回線番号及び、回線制御メモリを
持ち、該回線番号に基づき該回線制御メモリにア
クセスして時分割に回線毎の処理を行なう。すな
わち通信制御装置は、回線毎に通信回線の種別、
通信速度等の回線構成情報や、文字処理を行うた
めの手順識別コード、処理シーケンス、チエツク
バイト等の伝送制御情報や、ステータスバイト、
センスバイト等のデバイス情報を格納するための
回線制御メモリを備え、回線から文字を受信（又
は文字の送信）時に、当該回線の回線番号により
対応する回線制御メモリにアクセスして端末装置
と伝送制御手順に従つた伝送制御を行なうのが一
般的である。
また、チヤネル機能を内蔵した通信制御装置の
中央処理装置とのインタフエース制御部は、デバ
イスアドレス毎にサブチヤネル制御メモリを持
ち、該デバイスアドレスに基づき、該サブチヤネ
ル制御メモリにアクセスして時分割にデバイスア
ドレス毎の処理を行なうのが一般的である。
中央処理装置とのインタフエース制御部は、デバ
イスアドレス毎にサブチヤネル制御メモリを持
ち、該デバイスアドレスに基づき、該サブチヤネ
ル制御メモリにアクセスして時分割にデバイスア
ドレス毎の処理を行なうのが一般的である。
チヤネル（ここでは通信制御装置のインタフエ
ース制御部）の入出力制御（データ送受信制御
等）は、中央処理装置から発行される入出力命令
により行われるが、入出力命令では、対象となる
チヤネルのアドレス（通信制御装置）、デバイス
のアドレス（ここでは通信制御装置の回線番号）
が指定される。
ース制御部）の入出力制御（データ送受信制御
等）は、中央処理装置から発行される入出力命令
により行われるが、入出力命令では、対象となる
チヤネルのアドレス（通信制御装置）、デバイス
のアドレス（ここでは通信制御装置の回線番号）
が指定される。
インタフエース制御部は、主記憶装置からチヤ
ネルコマンドワードを読み出し、該チヤネルコマ
ンドワードの指令部を判別して指定されたデバイ
スアドレス（回線番号）により、回線制御部を起
動する。
ネルコマンドワードを読み出し、該チヤネルコマ
ンドワードの指令部を判別して指定されたデバイ
スアドレス（回線番号）により、回線制御部を起
動する。
起動が成功すると中央処理装置へ応答を返し、
チヤネルコマンドワードの指令部、アドレス部、
バイトカウント部等のデバイス制御情報はサブチ
ヤネル制御メモリに格納する。そして回線制御部
からの転送要求（終了時には終結要求）があると
デバイスアドレス（回線番号）からチヤネル制御
メモリにアクセスして入出力制御を行う。すなわ
ち、中央処理装置が指定するデバイスアドレスは
回線番号と対応している。
チヤネルコマンドワードの指令部、アドレス部、
バイトカウント部等のデバイス制御情報はサブチ
ヤネル制御メモリに格納する。そして回線制御部
からの転送要求（終了時には終結要求）があると
デバイスアドレス（回線番号）からチヤネル制御
メモリにアクセスして入出力制御を行う。すなわ
ち、中央処理装置が指定するデバイスアドレスは
回線番号と対応している。
ここで問題となるのは、デバイスアドレスのチ
エツク機能及び、サブチヤネル制御メモリの数量
である。通信制御装置でのデバイスアドレスのチ
エツクはあらかじめ定められた範囲だけ有効とす
る必要がある。すなわち、デバイスアドレスとし
て８ビツトが割当てられると、256アドレスを指
定できるが、実際に実装されるのは、例えば、第
０〜第３アドレスの４回線のみ、あるいは第100
〜第103アドレスの４回線のみというような場
合、当該アドレス範囲のみを有効としなければな
らない。従来の通信制御装置ではチエツクを簡単
化するため開始アドレスを16進の“00”から始め
る事、あるいは連続する事、等の制限を付けてい
た。
エツク機能及び、サブチヤネル制御メモリの数量
である。通信制御装置でのデバイスアドレスのチ
エツクはあらかじめ定められた範囲だけ有効とす
る必要がある。すなわち、デバイスアドレスとし
て８ビツトが割当てられると、256アドレスを指
定できるが、実際に実装されるのは、例えば、第
０〜第３アドレスの４回線のみ、あるいは第100
〜第103アドレスの４回線のみというような場
合、当該アドレス範囲のみを有効としなければな
らない。従来の通信制御装置ではチエツクを簡単
化するため開始アドレスを16進の“00”から始め
る事、あるいは連続する事、等の制限を付けてい
た。
また、サブチヤネル制御メモリの数量はバウン
ダリー単位であり、サブチヤネル制御メモリの増
減はバウンダリー単位（例えば64バイト単位）で
行なうため、サブチヤネル制御メモリに無駄が生
ずる欠点や、デバイスアドレスの途中に歯抜けが
あるとチエツクもれが生ずる欠点があつた。ま
た、デバイスアドレスを回線番号に変換するため
にシフト制御を行なう必要があり、このシフト制
御のため設定回路を必要とした。
ダリー単位であり、サブチヤネル制御メモリの増
減はバウンダリー単位（例えば64バイト単位）で
行なうため、サブチヤネル制御メモリに無駄が生
ずる欠点や、デバイスアドレスの途中に歯抜けが
あるとチエツクもれが生ずる欠点があつた。ま
た、デバイスアドレスを回線番号に変換するため
にシフト制御を行なう必要があり、このシフト制
御のため設定回路を必要とした。
このシフト制御を行なう理由は回線対応部側に
おいては回線番号を０から始める方が制御上都合
がよいためである。そして、回線制御メモリのア
クセスは回線番号に基づき行なわれるので、デバ
イスアドレス同様歯抜けがあると回線制御メモリ
が無駄になる欠点があつた。
おいては回線番号を０から始める方が制御上都合
がよいためである。そして、回線制御メモリのア
クセスは回線番号に基づき行なわれるので、デバ
イスアドレス同様歯抜けがあると回線制御メモリ
が無駄になる欠点があつた。
そこで本発明は、上記欠点に鑑み、中央処理装
置から通信制御装置に発行されるデバイスアドレ
スのチエツクを確実に行なえるようにすること、
回線制御メモリ、及びサブチヤネル制御メモリの
容量の減少を図る事を目的とし、そのため本発明
は、チヤネル機能を内蔵する通信制御装置におい
て、中央処理装置から発行される任意デバイスア
ドレスを連続する内部アドレスに変換する手段、
該変換手段により変換した内部アドレスを任意の
回線番号に変換する手段、任意の回線番号を連続
する上記内部アドレスに変換する手段を備え、上
記内部アドレスに基づきサブチヤネル制御メモリ
及び回線制御メモリ等の制御領域のアクセスを行
なうことを特徴とする。
置から通信制御装置に発行されるデバイスアドレ
スのチエツクを確実に行なえるようにすること、
回線制御メモリ、及びサブチヤネル制御メモリの
容量の減少を図る事を目的とし、そのため本発明
は、チヤネル機能を内蔵する通信制御装置におい
て、中央処理装置から発行される任意デバイスア
ドレスを連続する内部アドレスに変換する手段、
該変換手段により変換した内部アドレスを任意の
回線番号に変換する手段、任意の回線番号を連続
する上記内部アドレスに変換する手段を備え、上
記内部アドレスに基づきサブチヤネル制御メモリ
及び回線制御メモリ等の制御領域のアクセスを行
なうことを特徴とする。
以下、本発明を図面により説明する。
図は本発明による実施例の通信制御装置のブロ
ツク図であり、図中、１は中央処理装置、２は通
信制御装置、３はデバイスアドレスレジスタ、
４，５，６は変換テーブル、７は内部アドレスレ
ジスタ、８は回線制御メモリ、及びサブチヤネル
制御メモリ、９，９′は回線番号レジスタ、１０
は回線部である。回線制御メモリおよびサブチヤ
ネル制御メモリの構成方法としては種々の方式が
存在するが、本実施例の通信制御装置において
は、同一のメモリにまとめて収容する方式を採用
している。なお、実施例の通信制御装置には、図
示した回路ブロツク以外に各種の通信制御処理の
ための制御回路が存在するが、本発明の理解を容
易にするために、各種アドレス系回路を主として
図示している。
ツク図であり、図中、１は中央処理装置、２は通
信制御装置、３はデバイスアドレスレジスタ、
４，５，６は変換テーブル、７は内部アドレスレ
ジスタ、８は回線制御メモリ、及びサブチヤネル
制御メモリ、９，９′は回線番号レジスタ、１０
は回線部である。回線制御メモリおよびサブチヤ
ネル制御メモリの構成方法としては種々の方式が
存在するが、本実施例の通信制御装置において
は、同一のメモリにまとめて収容する方式を採用
している。なお、実施例の通信制御装置には、図
示した回路ブロツク以外に各種の通信制御処理の
ための制御回路が存在するが、本発明の理解を容
易にするために、各種アドレス系回路を主として
図示している。
まず、中央処理装置１から入出力命令が発行さ
れると、通信制御装置２はデバイスアドレスレジ
スタ３にセツトされたデバイスアドレスをアドレ
スにして変換テーブル４を索引し内部アドレスを
求め、内部アドレスレジスタ７に保持する。
れると、通信制御装置２はデバイスアドレスレジ
スタ３にセツトされたデバイスアドレスをアドレ
スにして変換テーブル４を索引し内部アドレスを
求め、内部アドレスレジスタ７に保持する。
内部アドレスは連続する内部コードであり、８
ビツトテーブルの場合は256種を示す事ができ
る。ただし、この場合、未定義コードの使用を中
央処理装置に通知するために無効コードを一種必
要とするので、実際は255種を表わす事になる。
ビツトテーブルの場合は256種を示す事ができ
る。ただし、この場合、未定義コードの使用を中
央処理装置に通知するために無効コードを一種必
要とするので、実際は255種を表わす事になる。
ここで無効コード（仮に16進“FF”）を索引す
るとそのデバイスアドレスは無効であるから、中
央処理装置に対して無効である事を報告すること
になる。
るとそのデバイスアドレスは無効であるから、中
央処理装置に対して無効である事を報告すること
になる。
索引した内部アドレスが有効であると、内部ア
ドレスをサブチヤネル制御メモリ８のアドレスと
して用いる。また更に、回線部１０をアクセスす
る場合は内部アドレスにより変換テーブル６を索
引し、回線番号を求め回線番号レジスタ９′に保
持し、求めた回線番号により対応する回線への送
信データの送出等の処理を行なう。
ドレスをサブチヤネル制御メモリ８のアドレスと
して用いる。また更に、回線部１０をアクセスす
る場合は内部アドレスにより変換テーブル６を索
引し、回線番号を求め回線番号レジスタ９′に保
持し、求めた回線番号により対応する回線への送
信データの送出等の処理を行なう。
また、回線部１０からの。例えば、受信データ
の処理要求があると、回線番号レジスタ９に保持
されている回線番号により変換テーブル５を索引
し、内部アドレスを求め内部アドレスレジスタ７
へセツトする。そして、この内部アドレスを回線
制御メモリ８のアドレスとして、回線制御メモリ
８へのアクセスを行ない、例えば、回線部１０か
ら送られてきたバイト単位の受信データを回線対
応のバツフア領域へ格納したりする。
の処理要求があると、回線番号レジスタ９に保持
されている回線番号により変換テーブル５を索引
し、内部アドレスを求め内部アドレスレジスタ７
へセツトする。そして、この内部アドレスを回線
制御メモリ８のアドレスとして、回線制御メモリ
８へのアクセスを行ない、例えば、回線部１０か
ら送られてきたバイト単位の受信データを回線対
応のバツフア領域へ格納したりする。
このように、任意のデバイスアドレスあるいは
回線番号を変換テーブルを使用して連続的な内部
アドレスに変換することにより、各種制御メモリ
は連続して、すき間なく使用されることになる。
回線番号を変換テーブルを使用して連続的な内部
アドレスに変換することにより、各種制御メモリ
は連続して、すき間なく使用されることになる。
例えば、100b/s（ビツト／秒）の回線は第０
〜第10アドレス、200b/sの回線は第11〜第20ア
ドレス、1200b/sの回線は第21〜第30アドレス、
2400b/sの回線は第31〜第40アドレスというよう
にデバイスアドレスが割当てられた場合におい
て、現実には各種回線共、当初は２〜３回線づつ
しか実装されないというような場合を考えると、
従来は通信制御装置に第０〜第40アドレス分を最
初から塔載しておかねばならず、無駄が生じてい
た。
〜第10アドレス、200b/sの回線は第11〜第20ア
ドレス、1200b/sの回線は第21〜第30アドレス、
2400b/sの回線は第31〜第40アドレスというよう
にデバイスアドレスが割当てられた場合におい
て、現実には各種回線共、当初は２〜３回線づつ
しか実装されないというような場合を考えると、
従来は通信制御装置に第０〜第40アドレス分を最
初から塔載しておかねばならず、無駄が生じてい
た。
一方、本発明においては、変換テーブルを操作
するだけで、必要な制御メモリ分のみ実装可能と
なり、回線数の変化等に対して柔軟に対処でき
る。
するだけで、必要な制御メモリ分のみ実装可能と
なり、回線数の変化等に対して柔軟に対処でき
る。
上記したように本発明によれば、デバイスアド
レス及び回線番号を内部アドレスコードに変換す
ることにより、中央処理装置からのデバイスアド
レスは任意に指定することが出来、また、通信速
度、通信方式等による回線部の構成により回線番
号に歯抜けがあつてもサブチヤネル制御メモリ及
び回線制御メモリを最少限にとどめることができ
る。
レス及び回線番号を内部アドレスコードに変換す
ることにより、中央処理装置からのデバイスアド
レスは任意に指定することが出来、また、通信速
度、通信方式等による回線部の構成により回線番
号に歯抜けがあつてもサブチヤネル制御メモリ及
び回線制御メモリを最少限にとどめることができ
る。
なお、実施例においては、サブチヤネル制御メ
モリと回線制御メモリを同一メモリに収容する構
成としたが、これに限定されず、別々のメモリに
収容する方式に対しても、本発明が適用されるこ
とは言うまでもない。
モリと回線制御メモリを同一メモリに収容する構
成としたが、これに限定されず、別々のメモリに
収容する方式に対しても、本発明が適用されるこ
とは言うまでもない。
図は本発明による実施例の通信制御装置のブロ
ツク図であり、 図中、１は中央処理装置、２は通信制御装置、
３はデバイスアドレスレジスタ、４〜６は変換テ
ーブル、７は内部アドレスレジスタ、８は回線制
御メモリおよびサブチヤネル制御メモリ、９と
９′は回線番号レジスタ、１０は回線部である。
ツク図であり、 図中、１は中央処理装置、２は通信制御装置、
３はデバイスアドレスレジスタ、４〜６は変換テ
ーブル、７は内部アドレスレジスタ、８は回線制
御メモリおよびサブチヤネル制御メモリ、９と
９′は回線番号レジスタ、１０は回線部である。
Claims (1)
- １ チヤネル機能を内蔵する通信制御装置におい
て、中央処理装置から発行される任意デバイアス
ドレスを連続する内部アドレスに変換する手段、
該変換手段により変換した内部アドレスを任意の
回線番号に変換する手段、任意の回線番号を連続
する上記内部アドレスに変換する手段を備え、上
記連続する内部アドレスに基づきサブチヤネル制
御メモリ及び回線制御メモリのアクセスを行なう
ことを特徴とする通信制御装置の制御メモリアク
セス方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5388780A JPS56149853A (en) | 1980-04-23 | 1980-04-23 | Control memory access system of communication control unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5388780A JPS56149853A (en) | 1980-04-23 | 1980-04-23 | Control memory access system of communication control unit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56149853A JPS56149853A (en) | 1981-11-19 |
| JPS6142986B2 true JPS6142986B2 (ja) | 1986-09-25 |
Family
ID=12955233
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5388780A Granted JPS56149853A (en) | 1980-04-23 | 1980-04-23 | Control memory access system of communication control unit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56149853A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0616638B2 (ja) * | 1982-10-04 | 1994-03-02 | 株式会社日立製作所 | 通信制御処理装置の制御方式 |
| JPS59108140A (ja) * | 1982-12-14 | 1984-06-22 | Fujitsu Ltd | 回線アドレス変換方式 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS603659B2 (ja) * | 1977-10-24 | 1985-01-30 | 富士通株式会社 | データ伝送処理システム |
-
1980
- 1980-04-23 JP JP5388780A patent/JPS56149853A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56149853A (en) | 1981-11-19 |
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