JPS6143741B2

JPS6143741B2 -

Info

Publication number: JPS6143741B2
Application number: JP4139678A
Authority: JP
Inventors: Yoshio Nakano
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1978-04-08
Filing date: 1978-04-08
Publication date: 1986-09-29
Also published as: JPS54133847A

Description

【発明の詳細な説明】本発明は複数のメモリモジユールを含むメモリ
装置の制御方式に関する。

従来、メモリをその本来のスピードより実質的
に高速に使用する方法としてインタリーブと呼ば
れる手法が提案されている。この方法はｎ個の独
立動作可能なメモリバンクを使用してメモリシス
テムを構成しておき、連続するメモリアクセスが
別のメモリバンクにアクセスするようにソフトウ
エア上又はハードウエア的にアドレス割付けを行
つておく。こうすることにより、連続するアクセ
スが同一メモリバンクに存在しない限り、複数バ
ンクの部分的な同時動作が可能になる。例えば、
第１図に示すようなメモリシステムでは、各バン
ク０，１，２，３の固有のサイクルタイムの1/2
のサイクルタイムで動作可能である。本図に示し
たメモリバンクは他のメモリバンクとは互に独立
であり、メモリ動作に必要なタイミング発生回
路、処理装置とのインタフエース等は各バンクの
それぞれに用意されているのが普通であり、また
メモリバスの管理は処理装置４で行つていること
が多い。尚、第１図に於て、ａはメモリバンクｉ
のメモリサイクル、ｂはメモリバンクｊのメモリ
サイクルを示し、ここでｉ≠ｊ、０≦ｉ、ｊ≦３
である。

一方、最近の大規模な情報処理システムの現状
を考えると、ソフトウエアの複雑度がまし、その
開発費用が膨大となつている。このソフトウエア
開発費用を軽減するための方策として、プログラ
ムのモジユール化、高級言語の使用等にみられる
ようにメモリ容量の増大を伴うものがある。また
最近のメモリ技術の進歩によりメモリ素子の大容
量化、低コスト化が進み、これらと相俟つてます
ますメモリ容量の増大化の傾向が強くなつてき
た。

しかるに、従来のインタリーブの技術のまま大
容量化を進めていくと次に述べる様な問題点が生
じる。すなわち、メモリバンクの記憶容量を一定
にしておき、メモリバンク数を増して大容量化し
て行く方法では、各バンクに独立して用意すべき
インタフエース回路、制御回路等の金物も比例し
て増加するために経済的でない。これはメモリ素
子の大容量化、低コストを十分に生かしきつてい
ないためと考えられる。これに対し、メモリバン
ク数一定のままでメモリバンク内の記憶容量を増
す方法で大容量化していく場合では、１バンクの
容量が大きくなりすぎ、またインタリーブの効果
が少くなつてくることである。例えば16キロビツ
トのメモリ素子を使用した場合に典型的な大きさ
のメモリカードでは１枚当り128キロバイトにも
なり、４枚のカードでバンクを構成した場合で
512キロバイトにも達し、これが基本単位かつ増
設単位となる。これは通常の大規模なメモリシス
テムにおいてもかなり大きいものである。また、
こうなると、インタリーブの効果を十分発揮でき
なくなるという欠点が生じてくる。なぜならば、
通常のアクセスは処理装置の必要とする命令フエ
ツチとデータの読書が交互にくるので、命令とデ
ータを別のバンクに分けるのが多く使用されてい
るインタリーブの方法であるが、一つのバンクの
記憶容量が大きくなりすぎると、命令とデータの
割付けがうまくできなくなるからである（命令と
データが同一のバンク内に格納される確率が増え
る）。

本発明は従来の技術に内在する上記欠点を除去
する為になされたものであり、従つて本発明の目
的は、高集積化されたメモリ素子を使用して従来
の高速化手法（インタリーブ）を採用し、かつ経
済的なメモリシステムを提供することにある。

本発明の他の目的はバンク数を増すことなく大
容量化を行い得る新規なメモリシステムを提供す
ることにある。

本発明の更に他の目的は、増設単位を最小限に
とどめ、かつインタリーブを可能にするメモリシ
ステムを提供することにある。

本発明の上記目的は、ｎ（ｎ≧３）個のメモリ
モジユールよりなるメモリモジユール群を含み、
処理装置と接続されて動作するメモリ装置におい
て、制御回路と、第１および第２のタイミング発
生回路と、該第１および第２のタイミング発生回
路の使用状態を表示する表示手段と、前回アクセ
スしたメモリモジユールの番号と今回アクセスし
たメモリモジユールの番号を比較する比較手段
と、前記制御回路と前記メモリモジユール群を接
続する信号のうちの少なくともアドレス信号、書
込信号、読出しデータ信号を共通に供給する共通
線と、第１のタイミング発生回路より発生される
タイミング信号を前記メモリモジユール群に対し
て共通に供給するタイミング信号線および第２の
タイミング発生回路より発生されるタイミング信
号を前記メモリモジユール群に対して共通に供給
するタイミング信号線を備え、前記処理装置から
の第１のアクセス要求があつた場合に前記第１お
よび第２のタイミング発生回路のいずれか一方を
使用してメモリ動作に必要なタイミングを発生さ
せて第１のアクセス要求を処理し、前記処理装置
から続いて第２のアクセス要求があり、前記表示
手段が前記第１および第２のタイミング発生回路
のいずれか一方が使用中であることを表示してい
る場合、前記比較手段において該第２のアクセス
要求が前記第１のアクセス要求と同一のメモリモ
ジユールに対する要求であることを検出したとき
には該第２のアクセス要求を無効にし、また異な
るメモリモジユールに対する要求のときには前記
第１および第２のタイミング発生回路のうち使用
していない方のタイミング発生回路を使用してメ
モリ動作に必要なタイミングを発生させて該第２
のアクセス要求を処理するようにしたことを特徴
とするメモリ装置の制御方式によつて達成され
る。

本発明は、メモリ素子の動作に必要な信号の長
さがそのメモリ素子の動作サイクルと比較して短
くてよいことに着目して、メモリモジユールと、
これを制御する制御回路の接続信号線の大半を腹
数のメモリモジユールで共有し、かつメモリモジ
ユール間を時間的にオーバラツプさせて動作させ
るものである。

次に本発明をその良好な一実施例につき図面を
参照しながら詳細に説明していく。

第２図は本発明を用いて構成したメモリシステ
ムのブロツク図を示すものである。図に於て、参
照番号４は処理装置、６はメモリ装置、７は制御
回路、８_１〜８_４はメモリモジユールである。さ
て、本発明の眼目は多数のメモリモジユールを制
御回路７の内部に含まれた２個のタイミング発生
回路（これらをTC１，TC２と呼ぶことにする）
で制御せんとするものである。今処理装置４より
メモリ装置６対して連続する２個のメモリアクセ
ス要求a₁，a₂が発生したとする。このときメモリ
アクセス要求a₁とa₂の時間間隔はa₁を処理するメ
モリサイクルタイムより短くなつており、また、
メモリアクセス要求a₁，a₂の要求するメモリモジ
ユールをMMi，MMj（１≦ｉ、ｊ≦４）とする
と、タイミング発生回路TC１，TC２の動作条件
は一例として第３図に示すようなものにしておけ
ばよい。

すなわち、あるアクセス要求a₁が生じたとき、
タイミング発生回路TC１，TC２がともに空き状
態のときには、タイミング発生回路TC１を起動
する。このとき、モジユールセレクトは無関係で
ある。次にアクセス要求a₁を処理中に別のアクセ
ス要求a₂が生じたときに、もし、メモリモジユー
ルMMiとMMjが別のメモリモジユール（ｉ≠
ｊ）であればタイミング発生回路TC２が起動さ
れる。また、もしメモリモジユールMMiとMMj
が同一のメモリモジユール（ｉ＝ｊ）のときに
は、新たにタイミングは起動されない。もちろ
ん、タイミング発生回路TC１，TC２が共に使用
中のときには、アクセス要求が生じてもタイミン
グは起動されない。

第４図は第３図の条件を具体的に実現した制御
回路の一実施例を部分的に図示したものであり、
また第５図はメモリモジユール内のタイミング選
択回路の一実施例の部分を示したものである。第
６図は第４図〜第５図の動作タイミングチヤート
を示したものである。

以下、第４図〜第６図を参照しながら説明す
る。第４図に於て、参照番号１０_１〜１０_２はタ
イミング発生回路であり、それぞれTC１，TC２
に相当する。１１_１〜１１_２はそれぞれタイミン
グ発生回路１０_１，１０_２（以下単にTC１，TC
２と記す）を駆動するアンドゲートである。１２
_１〜１２_２はそれぞれTC１，TC２が使用中であ
るか否かを表示するフリツプフロツプであり、１
２_１はTC１の出力Ｔ０_１によつてセツトされ
TEND₁によつてリセツトされ、１２_２はTC２の
出力Ｔ０_２によつてセツトされ、TEND₂によつ
てリセツトされる。１３は４つのメモリモジユー
ルの１つを選択するために処理装置から受信され
るアドレス信号のうちの２ビツトの信号MSを保
持するレジスタであり、１４は前回のアクセスの
モジユール番号と今回のアクセスのモジユール番
号を比較する比較回路であつて、その出力はアン
ドゲート１５の１つの入力となつている。アンド
ゲート１６はフリツプフロツプ１２_１〜１２_２の
を入力とし、その出力はインバータ１７を介し
てアンドゲート１５のもう一方の入力となつてい
る。これはフリツプフロツプ１２_１〜１２_２がと
もに“０”、すなわち、TC１，TC２がともに非
動作時のときにはモジユール番号の比較回路１４
の出力を無効にするためのものである。オアゲー
ト１８_１及びインバータ１９_１はTC１の起動条
件を作成するものであり、フリツプフロツプ１２
_１のＱ出力と、アンドゲート１５の出力がオアゲ
ート１８_１、インバータ１９_１を介してアンドゲ
ート１１_１の入力に接続される。オアゲート１８
_２及びインバータ１９_２はTC２の起動条件を作
成するものであり、フリツプフロツプ１２_２のＱ
出力、アンドゲート１６の出力及びアンドゲート
１５の出力がオアゲート１８_２、インバータ１９
_２を介してアンドゲート１１_２の入力に接続され
る。

さて、いまメモリが停止状態にあるとすると、
フリツプフロツプ１２_１〜１２_２はともにリセツ
トされているから、アンドゲート１６の出力は
“１”、インバータ１７の出力は“０”、アンドゲ
ート１５の出力は“０”となつている。従つてオ
アゲート１８_１の出力は“０”、インバータ１９
_１の出力は“１”となつており、TC１は動作可
能状態にある。また、アンドゲート１６の出力が
“１”になつていることからオアゲート１８_２の
出力は“１”、インバータ１９_２の出力は“０”、
従つてTC２は動作禁止状態となつている。い
ま、この状態において、処理装置４からのアクセ
ス要求信号RQが発生するとTC１が起動される。
TC１が起動されるとＴ０_１〜TEND₁までのタイ
ミング信号が順次発生される。タイミング信号Ｔ
０_１はフリツプフロツプ１２_１をセツトし、１２
_１がセツトされるとオアゲート１８_１の出力を
“１”、インバータ１９_１の出力を“０”とし、次
のRQ信号のTC１への入力を禁止する。この禁止
状態はタイミング信号TEND₁によりフリツプフ
ロツプ１２_１がリセツトされるまで続く。Ｔ１_１
は処理装置に対してアクセス要求を受付けたこと
を知らせるタイミング信号であり、オアゲート２
０を通して受付信号ACPとして処理装置４へ送
出される。処理装置ではこの信号を確認してから
次の動作を開始することになる。

アクセス要求を受付けたときのアドレスのうち
上位２ビツト信号MSはメモリモジユール番号を
指定するものであり、タイミングＴ２_１によりレ
ジスタ１３にセツトされ、また、デコーダ２１に
よつてデコードされ、４個のメモリモジユールの
うちの１個を選択する。

次に、選択されたメモリモジユール内の動作に
ついて第５図を参照しながら説明する。第５図に
於て、フリツプフロツプ３０_１〜３０_２は選択さ
れたモジユールに対してそれぞれアンドゲート３
１_１〜３１_２を通してタイミングＴ３_１〜Ｔ３_２
でセツトされ、またタイミング信号TEND₁〜
TEND₂でリセツトされる。セレクタ３２はフリ
ツプフロツプ３０_１〜３０_２の状態によりTC１
〜TC２の発生するタイミングを選択的に取り込
んでメモリ動作に供するものであり、フリツプフ
ロツプ３０_１がセツトされているときにはTC１
の発生するタイミングを、フリツプフロツプ３０
_２がセツトされているときにはTC２の発生する
タイミングを取り込むものである。いま、TC１
が動作し、指定されたメモリモジユールMMiに
おいてはフリツプフロツプ３０_１がセツトされ、
TC１により発生させられるタイミングでメモリ
動作を実行することになる。メモリモジユール
MMiにおいては、各メモリモジユールに共通な
アドレス、書込データ線から必要な信号を取り込
んでメモリ動作を行い、さらに読出しのときには
読出しデータを読出データ線に出力する。勿論読
出データ線には選択されたメモリモジユールだけ
が適当な時間だけ出力をするように考慮されなけ
ればならない。メモリモジユールMMiの動作終
了するまでの時間すなわちメモリサイクル内に次
のアクセス要求が生じないときには、TC１が時
刻TEND₁で停止するとメモリ装置そのものも再
び停止状態となる。

次に、第２段階として、第１のアクセスの処理
中の第２のアクセスが生じた場合を考える。まず
第１のアクセスをTC１で処理中と仮定する（第
１のアクセスをTC２で処理している場合でも以
下の説明はTC１とTC２を交換し、各回路に付与
した参照番号のサフイツクスを交換するだけで全
く同様に扱える）。前述した説明の如く、アンド
ゲート１１_１の入力は禁止されているから、第２
のアクセスでTC１が再び起動されることはな
い。一方、アンドゲート１６の出力は“０”とな
つている。ここで注目すべきことはアンドゲート
１６の出力が“０”、従つてインバータ１７の出
力が“１”となつているために、メモリモジユー
ルの指定する番号を比較する比較回路１４の出力
により動作条件が決まることである。第１及び第
２のアクセスのメモリモジユールが異なつている
ときには、比較回路１４の出力は“０”であるた
めに、オアゲート１８_２の出力は“０”、インバ
ータ１９_２の出力は“１”でありTC２は動作可
能である（第１のケース）。また、第１及び第２
のアクセスのメモリモジユールが等しいときに
は、比較回路１４の出力は“１”、オアゲート１
８_２の出力は“１”、インバータ１９_２の出力は
“０”であり、従つて、TC２は動作不可能である
（第２のケース）。

第１のケースでは第２のアクセスでTC２が起
動される。このときにはTC１の場合と同様にフ
リツプフロツプ１２_２がセツトされ、オアゲート
１８_２、インバータ１９_２を通してアンドゲート
１１_２を閉じ、次の要求を禁止する。第２のアク
セス要求で指定されたメモリモジユールMMjの
動作については前述したメモリモジユールが１個
の場合と同様の動作になる。即ち、第１のアクセ
スによるメモリ処理と第２のアクセスによるメモ
リ処理とが部分的にオーバラツプして同時に進ん
でいることが理解されるであろう。

ただし、ここで次の点に注意しておくことが必
要である。１つはタイミング信号を除く大部分の
信号は各メモリモジユールで共通に使用している
のであるが、オーバラツプを行うことにより各メ
モリモジユールに割当てられる時間は各メモリモ
ジユールが個有に有するメモリサイクルより短く
なることである。従つてメモリ動作上割当てた時
間より長く必要とする信号は各メモリモジユール
内にレジスタに設ける必要がある点である。しか
しながら、最近のICメモリでは必要とするタイ
ミングの長さはメモリサイクルに比してかなり短
くなつているために、実際上このような考慮を払
う必要はあまりない。もう１つは必要な時間長は
短かくてよいが、第２のアクセス処理開始後もあ
る時間は第１のアクセス処理に関係する場合であ
る。このようなものについては制御部内に適当に
レジスタを設けて時間を遅延させて対処すればよ
い。例えばデータの書込みがメモリサイクルの後
半にかかるような場合では書込データレジスタを
設け、このレジタスのセツト時間を第２のアクセ
スが発生する以前の適当な時刻に設定しておけば
よいであろう。

次に第２のケースについては、TC２は動作不
可能であるから、処理装置に対して受付け信号
ACPが返送されない。従つて処理装置はこのア
クセス要求を留保し、次のクロツクで再び出し直
す（或はRQ信号及び他の信号を受付けられるま
で保持することもできる）。このようにすれば、
第２のアクセス要求は第１のメモリサイクル終了
後に受付けられる。

以上説明したものを更に容易に理解できるよう
にタイムチヤートを第６図に示す。第６図に示し
た例に於てはメモリサイクルをTc、処理装置の
クロツクをTc／２とし、各クロツク毎にアクセ
ス要求が生じる可能性があるとしている。この条
件のもとでTC１，TC２及びメモリの動作状態と
主要な制御タイミングが示される。

勿論本発明は第６図の例に限定されるわけでは
なく、オーバラツプ時間がTc／２より短い場合
にも適用できる。

本発明ではメモリモジユール内に若干のタイミ
ング制御用の金物が必要になるが、最近のICメ
モリ素子ではタイミングの数も少なくなつてお
り、この回路は２〜３ICで実現でき経済的なデ
メリツトはほとんどない。

以上説明した如く、本発明によれば、複数個の
メモリモジユールに対してただ２個のタイミング
発生回路をおくことにより効果的にメモリをオー
バラツプ動作させることが可能になり、経済的な
メモリシステムを構成できる。

以上本発明はその良好な一実施例について説明
されたが、それは単なる例示的なものであつて、
ここで説明された実施例によつてのみ本願発明は
限定されるものではなく、種々の変更を加えて実
施し得ることは勿論である。

【図面の簡単な説明】

第１図はインタリーブを行う従来のメモリシス
テムを示す図、第２図は本発明の一実施例をブロ
ツク図で示した構成図、第３図はタイミング発生
回路の制御方法を説明する図、第４図は制御部の
回路の一実施例を部分的に示した図、第５図はメ
モリモジユール内のタイミング制御回路の一実施
例を示した図、第６図は動作タイムチヤートを示
す図である。０〜３……メモリバンク、４……処理装置、５
……メモリバス、ａ……メモリバンクｉのメモリ
サイクル、ｂ……メモリバンクｊのメモリサイク
ル、６……メモリ装置、７……制御部、８_１〜８
_４……メモリモジユール、１０_１，１０_２，TC
１，TC２……タイミング発生回路、１１_１，１
１_２，１５，１６，３１_１，３１_２……アンドゲ
ート、１２_１，１２_２，３０_１，３０_２……フリ
ツプフロツプ、１３……レジスタ、１４……比較
回路、１７，１９_１，１９_２……インバータ、１
８_１，１８_２，２０，２２……オアゲート、３２
……セレクタ。

Claims

【特許請求の範囲】１ｎ（ｎ≧３）個のメモリモジユールよりなる
メモリモジユール群を含み、処理装置と接続され
て動作するメモリ装置において、制御回路と、第１および第２のタイミング発生
回路と、該第１および第２のタイミング発生回路
の使用状態を表示する表示手段と、前回アクセス
したメモリモジユールの番号と今回アクセスした
メモリモジユールの番号を比較する比較手段と、
前記制御回路と前記メモリモジユール群を接続す
る信号のうちの少なくともアドレス信号、書込信
号、読出しデータ信号を共通に供給する共通線
と、第１のタイミング発生回路より発生されるタ
イミング信号を前記メモリモジユール群に対して
共通に供給するタイミング信号線および第２のタ
イミング発生回路より発生されるタイミング信号
を前記メモリモジユール群に対して共通に供給す
るタイミング信号線を備え、前記処理装置からの第１のアクセス要求があつ
た場合に前記第１および第２のタイミング発生回
路のいずれか一方を使用してメモリ動作に必要な
タイミングを発生させて第１のアクセス要求を処
理し、前記処理装置から続いて第２のアクセス要求が
あり、前記表示手段が前記第１および第２のタイ
ミング発生回路のいずれか一方が使用中であるこ
とを表示している場合、前記比較手段において該
第２のアクセス要求が前記第１のアクセス要求と
同一のメモリモジユールに対する要求であること
を検出したときには該第２のアクセス要求を無効
にし、また異なるメモリモジユールに対する要求
のときには前記第１および第２のタイミング発生
回路のうち使用していない方のタイミング発生回
路を使用してメモリ動作に必要なタイミングを発
生させて該第２のアクセス要求を処理するように
したことを特徴とするメモリ装置の制御方式。