JPS6143899B2 - - Google Patents
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- JPS6143899B2 JPS6143899B2 JP52072055A JP7205577A JPS6143899B2 JP S6143899 B2 JPS6143899 B2 JP S6143899B2 JP 52072055 A JP52072055 A JP 52072055A JP 7205577 A JP7205577 A JP 7205577A JP S6143899 B2 JPS6143899 B2 JP S6143899B2
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- Japan
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- circuit
- detection circuit
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- flop
- Prior art date
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/82—Digital/analogue converters with intermediate conversion to time interval
- H03M1/822—Digital/analogue converters with intermediate conversion to time interval using pulse width modulation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
- H03M1/0634—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
本発明はデジタル値をアナログ値に変換するＤ
―Ａ変換器に関するものである。
―Ａ変換器に関するものである。
従来のＤ―Ａ変換器の一例を第１図に示す。
本例はパルス幅変調を用いたＤ―Ａ変換器の例
であり、第１図において、１はクロツクパルス発
生回路、２はキヤリーアウト出力を有するカウン
タ、３はデジタルデータ入力端子群４ａ〜４ｄか
ら入力されたデジタルデータとカウンタ２のデー
タを比較し、一致したら一致信号を発生するコン
パレータ、５はカウンタ２のキヤリーアウト出力
によりセツトされ、また、コンパレータ３の一致
信号によりリセツトされるRSフリツプ・フロツ
プ、６はRSフリツプ・フロツプの出力波形を積
分してアナログ値に変換するための積分回路、７
は積分回路６の出力を任意の電圧値に変換するた
めの電圧変換回路、８はアナログ電圧出力端子で
ある。
であり、第１図において、１はクロツクパルス発
生回路、２はキヤリーアウト出力を有するカウン
タ、３はデジタルデータ入力端子群４ａ〜４ｄか
ら入力されたデジタルデータとカウンタ２のデー
タを比較し、一致したら一致信号を発生するコン
パレータ、５はカウンタ２のキヤリーアウト出力
によりセツトされ、また、コンパレータ３の一致
信号によりリセツトされるRSフリツプ・フロツ
プ、６はRSフリツプ・フロツプの出力波形を積
分してアナログ値に変換するための積分回路、７
は積分回路６の出力を任意の電圧値に変換するた
めの電圧変換回路、８はアナログ電圧出力端子で
ある。
以下にこの回路の動作について第２図に示した
波形図を用いて説明する。簡単のため、カウンタ
等のビツト数は４とする。クロツクパルス発生回
路１にて第２図ａに示したようなクロツクパルス
が発生している。カウンタ２は４ビツトであるか
ら、０から15までの16カウントを行い、キヤリー
アウト信号はカウンタ２の内容が０となると発生
する。従つてRSフリツプ・フロツプ５のセツト
端子には第２図ｂに示したようなパルスが加えら
れる。
波形図を用いて説明する。簡単のため、カウンタ
等のビツト数は４とする。クロツクパルス発生回
路１にて第２図ａに示したようなクロツクパルス
が発生している。カウンタ２は４ビツトであるか
ら、０から15までの16カウントを行い、キヤリー
アウト信号はカウンタ２の内容が０となると発生
する。従つてRSフリツプ・フロツプ５のセツト
端子には第２図ｂに示したようなパルスが加えら
れる。
このような状況において、デジタルデータ入力
端子４ａ〜４ｄにアナログ値に変換したいデー
タ、例えば“0101”（10進数で“５”）を入力す
る。
端子４ａ〜４ｄにアナログ値に変換したいデー
タ、例えば“0101”（10進数で“５”）を入力す
る。
コンパレータ３では、入力されたデータとカウ
ンタ２の内容が比較され、カウンタ２の内容が
“５”となると、第２図ｃに示したような一致信
号が発生し、これがRSフリツプフロツプ５のリ
セツト端子に印加される。従つて、RSフリツプ
フロツプ５はカウンタ２の内容が“０”でセツト
され“５”でリセツトされるので、カウンタ２の
１サイクルにおけるRSフリツプフロツプ５の出
力は、同図Ｑ出力に示したようになる。
ンタ２の内容が比較され、カウンタ２の内容が
“５”となると、第２図ｃに示したような一致信
号が発生し、これがRSフリツプフロツプ５のリ
セツト端子に印加される。従つて、RSフリツプ
フロツプ５はカウンタ２の内容が“０”でセツト
され“５”でリセツトされるので、カウンタ２の
１サイクルにおけるRSフリツプフロツプ５の出
力は、同図Ｑ出力に示したようになる。
このようなＱ出力の波形がカウンタ２のサイク
ルによつてくり返される。このＱ出力波形を積分
回路６にて直流に変換し、さらに、電圧変換回路
７にて任意の電圧値に変換する。その結果、一般
にカウンタの１サイクルのカウント数をＮ、デジ
タルデータ入力端子に入力されるデータ値をｎ、
電圧変換回路の基準電圧をVoとすると、アナロ
グ値出力端子８に発生する電圧Ｖは Ｖ＝ｎ／Ｎ× Vo となり、入力されたデジタルデータｎに比例した
出力電圧が得られる。
ルによつてくり返される。このＱ出力波形を積分
回路６にて直流に変換し、さらに、電圧変換回路
７にて任意の電圧値に変換する。その結果、一般
にカウンタの１サイクルのカウント数をＮ、デジ
タルデータ入力端子に入力されるデータ値をｎ、
電圧変換回路の基準電圧をVoとすると、アナロ
グ値出力端子８に発生する電圧Ｖは Ｖ＝ｎ／Ｎ× Vo となり、入力されたデジタルデータｎに比例した
出力電圧が得られる。
以上のようなＤ―Ａ変換器においてデータ値ｎ
が変わつた時の動作を第３図によつて説明する。
データ値ｎがある時間Ｔを境にして ｔ≦Ｔにおいて n1 Ｔ＜ｔにおいて n2 ただし（n1＜n2） とすると、RSフリツプフロツプ５のＱ出力は第
３図ａのようにｔ＝Ｔを境として波形が変化す
る。しかし、アナログ出力電圧は、ｔ＝Ｔにてス
テツプ状に変化するのではなく、積分回路６のた
め、同図ｂに示したようにある時間△ｔだけ遅れ
て変化する。この時間△ｔは、積分回路６の積分
の時定数に関係しているが、この積分回路はRS
フリツプフロツプ５のＱ出力の波形を十分に積分
して、リツプルを取り除いているため、時定数を
あまり小さくすることはできない。
が変わつた時の動作を第３図によつて説明する。
データ値ｎがある時間Ｔを境にして ｔ≦Ｔにおいて n1 Ｔ＜ｔにおいて n2 ただし（n1＜n2） とすると、RSフリツプフロツプ５のＱ出力は第
３図ａのようにｔ＝Ｔを境として波形が変化す
る。しかし、アナログ出力電圧は、ｔ＝Ｔにてス
テツプ状に変化するのではなく、積分回路６のた
め、同図ｂに示したようにある時間△ｔだけ遅れ
て変化する。この時間△ｔは、積分回路６の積分
の時定数に関係しているが、この積分回路はRS
フリツプフロツプ５のＱ出力の波形を十分に積分
して、リツプルを取り除いているため、時定数を
あまり小さくすることはできない。
このように、本例のようなＤ―Ａ変換器ではデ
ジタルデータの変化に対して、アナログ出力が高
速で追従できないという欠点があつた。
ジタルデータの変化に対して、アナログ出力が高
速で追従できないという欠点があつた。
本発明の目的は上記した従来技術の欠点をなく
し、デジタルデータの変化に対し、アナログ出力
が高速で追従するＤ―Ａ変換器を提供するにあ
る。
し、デジタルデータの変化に対し、アナログ出力
が高速で追従するＤ―Ａ変換器を提供するにあ
る。
前述した目的を達するため、本発明においては
カウンタの１サイクルをいくつかの小サイクルに
分け、その小サイクル内でフリツプフロツプのセ
ツト、リセツトを行つてくり返し周波数を上げこ
れにより、積分回路の時定数を小さく選べるよう
にして高速化した。
カウンタの１サイクルをいくつかの小サイクルに
分け、その小サイクル内でフリツプフロツプのセ
ツト、リセツトを行つてくり返し周波数を上げこ
れにより、積分回路の時定数を小さく選べるよう
にして高速化した。
すなわち入力されたデジタルデータを上位群と
下位群とに分割し、上位群のビツト数ｍで決定さ
れる数で従来例の出力パルス（第２図のＱ出力）
幅を細分して出力し、従来例ではカウンタの１サ
イクルあたり１回しか出力されなかつたパルスを
１サイクル内で分散して出力し、くり返し周波数
を２m倍に大きくしたものである。
下位群とに分割し、上位群のビツト数ｍで決定さ
れる数で従来例の出力パルス（第２図のＱ出力）
幅を細分して出力し、従来例ではカウンタの１サ
イクルあたり１回しか出力されなかつたパルスを
１サイクル内で分散して出力し、くり返し周波数
を２m倍に大きくしたものである。
たとえば４ビツトのデジタルデータを上位群２
ビツト、下位群２ビツトに分けた場合には22＝４
倍のくり返し周波数に、12ビツトのデジタルデー
タを上位群４ビツト、下位群８ビツトに分けた場
合には24＝16倍のくり返し周波数にするものであ
る。
ビツト、下位群２ビツトに分けた場合には22＝４
倍のくり返し周波数に、12ビツトのデジタルデー
タを上位群４ビツト、下位群８ビツトに分けた場
合には24＝16倍のくり返し周波数にするものであ
る。
以下に本発明の一実施例を上位群２ビツト、下
位群２ビツトに分けた例を中心に説明する。
位群２ビツトに分けた例を中心に説明する。
第４図は本発明によるＤ―Ａ変換器の具体的実
施例を示した図であり、同図において１はクロツ
ク発生回路、２はキヤリーアウト出力端子Ｃを有
し、またMSD（Most Significant Digit）がＱ
４、LSD（Least Significant Digit）がＱ１であ
る４ビツトのカウンタ、４ａ〜４ｄはMSDがＤ
４，LSDがＤ１であるデジタルデータ入力端子、
５はRSフリツプフロツプ、６はRSフリツプフロ
ツプ５のＱ出力を積分してアナログ値に変換する
ための積分回路、７は積分回路６の出力を任意の
電圧値に変換するための電圧変換回路、８はアナ
ログ電圧出力端子、９はカウンタ２の下２桁Ｑ
２，Ｑ１と入力データの上２桁Ｑ４，Ｑ３を比較
し、一致したら、一致信号を発生するためのコン
パレータ、１０はカウンタ２の上２桁Ｑ４，Ｑ３
と、入力データの下２桁Ｄ２，Ｄ１をそれぞれイ
ンバータ１５ｂ，１５ａによつて反転した値とを
比較し、一致したら一致信号を発生するためのコ
ンパレータ、１１はカウンタ２の下２桁Ｑ２，Ｑ
１の両者が共に“１”であることを検出するオー
ル“１”検出回路、１２は逆に、カウンタ２の下
２桁Ｑ２，Ｑ１が共に０であることを検出するた
めのオール“０”検出回路、１３は入力データの
上２桁Ｄ４，Ｄ３が共に“１”であることを検出
するオール“１”検出回路、１４は逆にＤ４，Ｄ
３が共に“０”であることを検出するオール
“０”検出回路、１６はコンパレータ１０の一致
信号によつてセツトされ、カウンタ２のキヤリー
アウト出力によつてリセツトされるRSフリツプ
フロツプ、１７〜１８はAND回路、１９はOR回
路、２０はコンパレータ９の一致信号と、OR回
路１９の出力が同時に出たことを検出する同時検
出回路、２１〜２２はAND回路、２３〜２４は
OR回路、２５はインバータ、２６〜２７はAND
回路である。
施例を示した図であり、同図において１はクロツ
ク発生回路、２はキヤリーアウト出力端子Ｃを有
し、またMSD（Most Significant Digit）がＱ
４、LSD（Least Significant Digit）がＱ１であ
る４ビツトのカウンタ、４ａ〜４ｄはMSDがＤ
４，LSDがＤ１であるデジタルデータ入力端子、
５はRSフリツプフロツプ、６はRSフリツプフロ
ツプ５のＱ出力を積分してアナログ値に変換する
ための積分回路、７は積分回路６の出力を任意の
電圧値に変換するための電圧変換回路、８はアナ
ログ電圧出力端子、９はカウンタ２の下２桁Ｑ
２，Ｑ１と入力データの上２桁Ｑ４，Ｑ３を比較
し、一致したら、一致信号を発生するためのコン
パレータ、１０はカウンタ２の上２桁Ｑ４，Ｑ３
と、入力データの下２桁Ｄ２，Ｄ１をそれぞれイ
ンバータ１５ｂ，１５ａによつて反転した値とを
比較し、一致したら一致信号を発生するためのコ
ンパレータ、１１はカウンタ２の下２桁Ｑ２，Ｑ
１の両者が共に“１”であることを検出するオー
ル“１”検出回路、１２は逆に、カウンタ２の下
２桁Ｑ２，Ｑ１が共に０であることを検出するた
めのオール“０”検出回路、１３は入力データの
上２桁Ｄ４，Ｄ３が共に“１”であることを検出
するオール“１”検出回路、１４は逆にＤ４，Ｄ
３が共に“０”であることを検出するオール
“０”検出回路、１６はコンパレータ１０の一致
信号によつてセツトされ、カウンタ２のキヤリー
アウト出力によつてリセツトされるRSフリツプ
フロツプ、１７〜１８はAND回路、１９はOR回
路、２０はコンパレータ９の一致信号と、OR回
路１９の出力が同時に出たことを検出する同時検
出回路、２１〜２２はAND回路、２３〜２４は
OR回路、２５はインバータ、２６〜２７はAND
回路である。
以下にこの回路の動作について、第５図に示し
た波形図を用いて説明する。同図ａは、第２図と
同様にデジタルデータとしてＤ４〜Ｄ１に
“0101”（10進で“５”）を入力したときのRSフリ
ツプフロツプ５のＱ出力の波形をカウンタ２の１
サイクルについて示したものである。
た波形図を用いて説明する。同図ａは、第２図と
同様にデジタルデータとしてＤ４〜Ｄ１に
“0101”（10進で“５”）を入力したときのRSフリ
ツプフロツプ５のＱ出力の波形をカウンタ２の１
サイクルについて示したものである。
オール“１”検出回路１１とオール“０”検出
回路１２の波形は、Ｑ２，Ｑ１が共に“１”か
“０”かによつてそれぞれ同図ｃ，ｄのようにな
る。
回路１２の波形は、Ｑ２，Ｑ１が共に“１”か
“０”かによつてそれぞれ同図ｃ，ｄのようにな
る。
またコンパレータ１０の出力は、データＤ２，
Ｄ１が“０”，“１”であるからＱ４，Ｑ３がそれ
ぞれ“１”，“０”となつたときに立上がる。ただ
し、立上がりのタイミングのみをＤフリツプフロ
ツプなどによつて１クロツクだけ遅らせると同図
ｅのような波形が得られる。（ただし積分出力に
多少のリツプルが許容される場合には１クロツク
遅延器は省略可である。）カウント２のキヤリー
アウト出力は同図ｆに示したようにＱ４〜Ｑ１す
べてが“０”となると発生する。RSフリツプフ
ロツプ１６は、同図ｅに示したコンパレータ１０
の出力によつてセツトされ、また、同図ｆに示し
たカウンタ２のキヤリーアウト出力によつてリセ
ツトされるので、それぞれ同図ｇ，ｈに示したＱ
出力波形、出力波形が得られる。
Ｄ１が“０”，“１”であるからＱ４，Ｑ３がそれ
ぞれ“１”，“０”となつたときに立上がる。ただ
し、立上がりのタイミングのみをＤフリツプフロ
ツプなどによつて１クロツクだけ遅らせると同図
ｅのような波形が得られる。（ただし積分出力に
多少のリツプルが許容される場合には１クロツク
遅延器は省略可である。）カウント２のキヤリー
アウト出力は同図ｆに示したようにＱ４〜Ｑ１す
べてが“０”となると発生する。RSフリツプフ
ロツプ１６は、同図ｅに示したコンパレータ１０
の出力によつてセツトされ、また、同図ｆに示し
たカウンタ２のキヤリーアウト出力によつてリセ
ツトされるので、それぞれ同図ｇ，ｈに示したＱ
出力波形、出力波形が得られる。
AND回路１７はオール“１”検出回路１１
（同図ｃ）とRSフリツプフロツプ１６のＱ出力
（同図ｇ）のANDをとつているので同図ｉのよう
な波形となる。またAND回路１８についても全
く同様であり、同図ｊに示した波形が得られる。
コンパレータ９については、入力データＤ４，Ｄ
３がそれぞれ“０”，“１”であるからＱ２，Ｑ１
がそれぞれ“０”，“１”に一致した時に出力が得
られ、同図Ｋに示した波形になる。なお、この場
合、AND回路１７と１８の出力の和が得られる
OR回路１９の出力とコンパレータ９の出力が同
時に発生することはないので、同時検出回路２０
は動作せず、従つてAND回路２１と２２の出力
は共に論理“０”レベルにあり、またインバータ
２５の出力は論値“１”レベルにあるためAND
回路２６と２７は開かれた状態にある。
（同図ｃ）とRSフリツプフロツプ１６のＱ出力
（同図ｇ）のANDをとつているので同図ｉのよう
な波形となる。またAND回路１８についても全
く同様であり、同図ｊに示した波形が得られる。
コンパレータ９については、入力データＤ４，Ｄ
３がそれぞれ“０”，“１”であるからＱ２，Ｑ１
がそれぞれ“０”，“１”に一致した時に出力が得
られ、同図Ｋに示した波形になる。なお、この場
合、AND回路１７と１８の出力の和が得られる
OR回路１９の出力とコンパレータ９の出力が同
時に発生することはないので、同時検出回路２０
は動作せず、従つてAND回路２１と２２の出力
は共に論理“０”レベルにあり、またインバータ
２５の出力は論値“１”レベルにあるためAND
回路２６と２７は開かれた状態にある。
このため、RSフリツプフロツプ５のセツト端
子にはAND回路１７と１８の和の信号が加わ
り、また、リセツト端子にはコンパレータ９の出
力が加わる。従つてＱ出力波形は同図ｌに示した
ようになる。第２図においてはカウンタの１サイ
クルに対して１個のパルスしか得られなかつたの
に対し、本発明によれば同一サイクルに対し、４
個のパルスが得られ、くり返し周波数を約４倍と
することができる。（ただし入力データが
“0000”のときは１倍、“0001”のときは２倍、
“0010”のときは３倍である。）このため、後続の
積分回路６の時定数が小さく選べるため、入力デ
ータの変化に対して、アナログ値出力を高速で追
従させることができる。以上の構成のみでも特定
の条件（入力データを特定の範囲に限定した場
合、たとえば“0100”〜“1011”）のもとでは本
発明を実施可能である。
子にはAND回路１７と１８の和の信号が加わ
り、また、リセツト端子にはコンパレータ９の出
力が加わる。従つてＱ出力波形は同図ｌに示した
ようになる。第２図においてはカウンタの１サイ
クルに対して１個のパルスしか得られなかつたの
に対し、本発明によれば同一サイクルに対し、４
個のパルスが得られ、くり返し周波数を約４倍と
することができる。（ただし入力データが
“0000”のときは１倍、“0001”のときは２倍、
“0010”のときは３倍である。）このため、後続の
積分回路６の時定数が小さく選べるため、入力デ
ータの変化に対して、アナログ値出力を高速で追
従させることができる。以上の構成のみでも特定
の条件（入力データを特定の範囲に限定した場
合、たとえば“0100”〜“1011”）のもとでは本
発明を実施可能である。
次に入力データが“0000”〜“0011”，“1100”
〜“1111”の場合に必要な同時検出回路２０につ
いて第６図を用いて説明する。同時検出回路２０
は、RSフリツプフロツプ５に対するセツト信号
とリセツト信号が同時に発生した場合、それを検
出し、いずれか一方のみを有効とするためのもの
である。セツト信号と、リセツト信号が同時に発
生するのは入力データＤ４〜Ｄ３が共に“０”か
または“１”の時であり、一例として入力データ
Ｄ４〜Ｄ１が“0001”（10進で“１”）の場合を説
明する。オール“１”検出回路１１、オール
“０”検出回路１２、および、キヤリーアウト出
力は第５図と全く同一である。また、コンパレー
タ１０出力も、入力データの下２桁Ｄ２，Ｄ１が
“０”，“１”と同じであるから、第５図と同一と
なる。従つて以下RSフリツプフロツプ１６の
Ｑ，出力、AND回路１７，１８の出力まで同
一である。これを第６図ｉ，ｊに示した。入力デ
ータＤ４，Ｄ３は共に“０”であるから、コンパ
レータ９の出力はＱ２，Ｑ１が共に０のときに発
生し同図ｋのようになる。従つて、AND回路１
７，１８の和をとるOR回路１９の出力と、コン
パレータ９の出力が同時に発生したことを検知す
る同時検出回路２０の出力、および、それをイン
バータ２５により反転した出力はそれぞれ、同図
ｍ，ｎのようになる。AND回路２６にては、OR
回路１９の出力とインバータ２５の出力のAND
がとられ、同図Ｏに示した波形を得る。すなわち
RSフリツプフロツプ５に対するセツト信号であ
るAND回路１７と１８の出力のうち、リセツト
信号であるコンパレータ９の出力と同時に発生し
たものが除かれたことになる。
〜“1111”の場合に必要な同時検出回路２０につ
いて第６図を用いて説明する。同時検出回路２０
は、RSフリツプフロツプ５に対するセツト信号
とリセツト信号が同時に発生した場合、それを検
出し、いずれか一方のみを有効とするためのもの
である。セツト信号と、リセツト信号が同時に発
生するのは入力データＤ４〜Ｄ３が共に“０”か
または“１”の時であり、一例として入力データ
Ｄ４〜Ｄ１が“0001”（10進で“１”）の場合を説
明する。オール“１”検出回路１１、オール
“０”検出回路１２、および、キヤリーアウト出
力は第５図と全く同一である。また、コンパレー
タ１０出力も、入力データの下２桁Ｄ２，Ｄ１が
“０”，“１”と同じであるから、第５図と同一と
なる。従つて以下RSフリツプフロツプ１６の
Ｑ，出力、AND回路１７，１８の出力まで同
一である。これを第６図ｉ，ｊに示した。入力デ
ータＤ４，Ｄ３は共に“０”であるから、コンパ
レータ９の出力はＱ２，Ｑ１が共に０のときに発
生し同図ｋのようになる。従つて、AND回路１
７，１８の和をとるOR回路１９の出力と、コン
パレータ９の出力が同時に発生したことを検知す
る同時検出回路２０の出力、および、それをイン
バータ２５により反転した出力はそれぞれ、同図
ｍ，ｎのようになる。AND回路２６にては、OR
回路１９の出力とインバータ２５の出力のAND
がとられ、同図Ｏに示した波形を得る。すなわち
RSフリツプフロツプ５に対するセツト信号であ
るAND回路１７と１８の出力のうち、リセツト
信号であるコンパレータ９の出力と同時に発生し
たものが除かれたことになる。
Ｄ４，Ｄ３が共に“１”であることを検出する
オール“１”検出回路１３の出力が論理“０”レ
ベルであるためAND回路２１の出力は出ず、従
つてAND回路２６の出力がそのままRSフリツプ
フロツプ５のセツト信号となる。これを同図ｒに
示した。AND回路２２では、Ｄ４，Ｄ３のオー
ル“０”検出回路の出力と同時検出回路のAND
がとられ、RSフリツプフロツプ５に対するリセ
ツト信号のうちセツト信号と一致したもののみが
取り出される。（同図ｐ）また、AND回路２７に
ては、コンパレータ９の出力とインバータ２５の
出力のANDがとられ、リセツト信号のうち、セ
ツト信号と一致しなかつたものが取り出される。
（同図ｑ） 従つてRSフリツプフロツプ５に対するリセツ
ト信号は同図ｓのようになりRSフリツプフロツ
プ５のＱ出力は、同図ｌとなる。すなわち、セツ
ト信号とリセツト信号が同時に発生した図中の
Ａ，Ｂ，Ｃ各点において、リセツト信号が、セツ
ト信号に優先した結果となつている。
オール“１”検出回路１３の出力が論理“０”レ
ベルであるためAND回路２１の出力は出ず、従
つてAND回路２６の出力がそのままRSフリツプ
フロツプ５のセツト信号となる。これを同図ｒに
示した。AND回路２２では、Ｄ４，Ｄ３のオー
ル“０”検出回路の出力と同時検出回路のAND
がとられ、RSフリツプフロツプ５に対するリセ
ツト信号のうちセツト信号と一致したもののみが
取り出される。（同図ｐ）また、AND回路２７に
ては、コンパレータ９の出力とインバータ２５の
出力のANDがとられ、リセツト信号のうち、セ
ツト信号と一致しなかつたものが取り出される。
（同図ｑ） 従つてRSフリツプフロツプ５に対するリセツ
ト信号は同図ｓのようになりRSフリツプフロツ
プ５のＱ出力は、同図ｌとなる。すなわち、セツ
ト信号とリセツト信号が同時に発生した図中の
Ａ，Ｂ，Ｃ各点において、リセツト信号が、セツ
ト信号に優先した結果となつている。
以上の説明においては、入力データの上２桁Ｄ
４，Ｄ３が共に“０”の場合であるが、Ｄ４，Ｄ
３が共に“１”の場合は、逆にセツト信号がリセ
ツト信号に優先する。
４，Ｄ３が共に“０”の場合であるが、Ｄ４，Ｄ
３が共に“１”の場合は、逆にセツト信号がリセ
ツト信号に優先する。
以上の説明をまとめて入力データＤ４〜Ｄ１と
して“0000”，“0001”，“0010”，“0011”，
“0100”，“0101”，“0110”，……“1110”（10進で
“０”，“１”，“２”，“３”，“４”，“５”，“
６”…
…，“14”）と増加させた場合のRSフリツプフロ
ツプ５のＱ出力の波形を第７図に示した。
して“0000”，“0001”，“0010”，“0011”，
“0100”，“0101”，“0110”，……“1110”（10進で
“０”，“１”，“２”，“３”，“４”，“５”，“
６”…
…，“14”）と増加させた場合のRSフリツプフロ
ツプ５のＱ出力の波形を第７図に示した。
なお、本発明を12ビツトカウンタに適用し、各
ビツトＱ１〜Ｑ１２を下８ビツトＱ１〜Ｑ８と上
４ビツトＱ９〜Ｑ１２に分けて動作させた場合の
一実施例の回路を第８図に示す。この場合にはカ
ウンタの１サイクルは24＝16に分割され従来と比
較してくり返し周波数は約16倍にも達する。第８
図の回路で２はMSDがＱ１２、LSDがＱ１の12
ビツトのカウンタで、４ａ〜４ｌはMSDがＤ１
２，LSDがＤ１のデジタルデータ入力端子であ
る。１５ａ〜１５ｄはインバータである。
ビツトＱ１〜Ｑ１２を下８ビツトＱ１〜Ｑ８と上
４ビツトＱ９〜Ｑ１２に分けて動作させた場合の
一実施例の回路を第８図に示す。この場合にはカ
ウンタの１サイクルは24＝16に分割され従来と比
較してくり返し周波数は約16倍にも達する。第８
図の回路で２はMSDがＱ１２、LSDがＱ１の12
ビツトのカウンタで、４ａ〜４ｌはMSDがＤ１
２，LSDがＤ１のデジタルデータ入力端子であ
る。１５ａ〜１５ｄはインバータである。
カウンタ１とコンパレータ９〜１４の動作は第
４図中の同一符号のものと同様である。従つて第
８図ではコンパレータ９〜１４の出力以降の接続
については第４図のものと同様であるので図示を
省略した。
４図中の同一符号のものと同様である。従つて第
８図ではコンパレータ９〜１４の出力以降の接続
については第４図のものと同様であるので図示を
省略した。
以上述べたように、本発明によれば、従来のよ
うなパルス幅変調方式を用いたＤ―Ａ変換器の問
題点であつた、アナログ出力の応答が遅いこと、
すなわち、アナログ出力のリツプルを減少させる
ため、積分回路の時定数を大きく設定せねばなら
ず、従つて、デジタルデータの変化に対して、ア
ナログ値が高速で追従できない、ということを大
幅に改良した高速Ｄ―Ａ変換器を提供することが
できる。
うなパルス幅変調方式を用いたＤ―Ａ変換器の問
題点であつた、アナログ出力の応答が遅いこと、
すなわち、アナログ出力のリツプルを減少させる
ため、積分回路の時定数を大きく設定せねばなら
ず、従つて、デジタルデータの変化に対して、ア
ナログ値が高速で追従できない、ということを大
幅に改良した高速Ｄ―Ａ変換器を提供することが
できる。
実施例においては４ビツトの場合を中心に述べ
たが、実際に使われるのは、10ビツト程度が多
く、12ビツトを下８ビツトと上４ビツトに分けた
場合は、従来に比較してくり返し周波数が16倍に
もなる。従つて積分回路の時定数が小さく選べる
ため、アナログ出力の応答が大幅に高速化する。
また、くり返し周波数が増すため、アナログ出力
におけるリツプルも減少できるという効果もあ
る。
たが、実際に使われるのは、10ビツト程度が多
く、12ビツトを下８ビツトと上４ビツトに分けた
場合は、従来に比較してくり返し周波数が16倍に
もなる。従つて積分回路の時定数が小さく選べる
ため、アナログ出力の応答が大幅に高速化する。
また、くり返し周波数が増すため、アナログ出力
におけるリツプルも減少できるという効果もあ
る。
第１図は従来のＤ―Ａ変換器の回路図、第２
図，第３図は第１図の回路説明のための信号波形
図、第４図は本発明によるＤ―Ａ変換器の一実施
例を示す回路図、第５図〜第７図は第４図の回路
説明のための信号波形図、第８図は本発明による
Ｄ―Ａ変換器の他の実施例を示す回路図である。 符号の説明、１…クロツク発生回路、２…カウ
ンタ、３，９，１０…コンパレータ、４…デジタ
ルデータ入力端子、５，１６…RSフリツプフロ
ツプ、６…積分回路、７…電圧変換回路、８…ア
ナログ値出力端子、１１，１３…オール“１”検
出回路、１２，１４…オール“０”検出回路、１
５，２５…インバータ、１７，１８，２１，２
２，２６，２７…AND回路、１９，２３，２４
…OR回路、２０…同時検出回路。
図，第３図は第１図の回路説明のための信号波形
図、第４図は本発明によるＤ―Ａ変換器の一実施
例を示す回路図、第５図〜第７図は第４図の回路
説明のための信号波形図、第８図は本発明による
Ｄ―Ａ変換器の他の実施例を示す回路図である。 符号の説明、１…クロツク発生回路、２…カウ
ンタ、３，９，１０…コンパレータ、４…デジタ
ルデータ入力端子、５，１６…RSフリツプフロ
ツプ、６…積分回路、７…電圧変換回路、８…ア
ナログ値出力端子、１１，１３…オール“１”検
出回路、１２，１４…オール“０”検出回路、１
５，２５…インバータ、１７，１８，２１，２
２，２６，２７…AND回路、１９，２３，２４
…OR回路、２０…同時検出回路。
Claims (1)
- １ クロツクパルス発生回路１と、キヤリーアウ
ト出力パルスを出力するキヤリーアウト出力端子
を有し、前記クロツクパルス発生回路１の出力パ
ルスの数をカウントするカウンタ２と、入力端子
４ａ〜４ｄに導入されたデジタルデータの上位群
のデータD3，D4と前記カウンタ２のカウント値
の下位群のデータQ1，Q2とを比較して、両者が
一致したときに第１の一致信号を導出する第１の
比較器９と、入力端子４ａ〜４ｄに導入されたデ
ジタルデータの下位群のデータD1，D2の反転信
号と前記カウンタ２のカウント値の上位群のデー
タQ3，Q4とを比較して、両者が一致したときに
第２の一致信号を導出する第２の比較器１０と、
前記第２の比較器１０の第２の一致信号でセツト
され、前記カウンタ２のキヤリーアウト出力パル
スでリセツトされる第１のフリツプフロツプ１６
と、前記カウンタ２のカウント値の下位群のデー
タQ1，Q2がすべて“１”である場合に出力パル
スを導出する第１の検出回路１１と、前記カウン
タ２のカウント値の下位群のデータQ1，Q2がす
べて“０”である場合に出力パルスを導出する第
２の検出回路１２と、前記第１のフリツプフロツ
プ１６がセツトされている時には前記第１の検出
回路１１の出力パルスを選択して出力し、前記第
１のフリツプフロツプ１６がリセツトされている
時には前記第２の検出回路１２の出力パルスを選
択して出力する第１のゲート回路１７，１８，１
９と、前記入力端子４ａ〜４ｄに導入されたデジ
タルデータの上位群のデータD3，D4がすべて
“１”である場合に出力パルスを導出する第３の
検出回路１３と、デジタルデータの上位群のデー
タD3，D4がすべて“０”である場合に出力パル
スを導出する第４の検出回路１４と、前記第１の
比較器９の第１の一致信号と前記第１のゲート回
路１７，１８，１９の出力パルスが同時に得られ
た時に出力パルスを導出する同時検出回路２０
と、同時検出回路２０の出力パルスが導出されて
いる時には、前記第３の検出回路１３の出力パル
スを選択して出力し、同時検出回路２０の出力パ
ルスが導出されていない時には、前記第１のゲー
ト回路１７，１８，１９の出力パルスを選択して
出力する第２のゲート回路２１，２３，２６と、
前記同時検出回路２０の出力パルスが導出されて
いる時には、前記第４の検出回路１４の出力パル
スを選択して出力し、同時検出回路２０の出力パ
ルスが導出されていない時には、前記第１の比較
器９の第１の一致信号を選択して出力する第３の
ゲート回路２２，２４，２７と、前記第２のゲー
ト回路２１，２３，２６の出力パルスでセツトさ
れ、前記第３のゲート回路２２，２４，２７の出
力パルスでリセツトされる第２のフリツプフロツ
プ５と、第２のフリツプフロツプ５の出力パルス
を積分する積分回路６とで構成されていることを
特徴とするＤ―Ａ変換器。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7205577A JPS547263A (en) | 1977-06-20 | 1977-06-20 | D-a converter |
| US05/916,565 US4233591A (en) | 1977-06-20 | 1978-06-19 | Digital-to-analog converter of the pulse width modulation type |
| GB7827293A GB2000653B (en) | 1977-06-20 | 1978-06-19 | Digital-to-analogue converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7205577A JPS547263A (en) | 1977-06-20 | 1977-06-20 | D-a converter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS547263A JPS547263A (en) | 1979-01-19 |
| JPS6143899B2 true JPS6143899B2 (ja) | 1986-09-30 |
Family
ID=13478306
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7205577A Granted JPS547263A (en) | 1977-06-20 | 1977-06-20 | D-a converter |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4233591A (ja) |
| JP (1) | JPS547263A (ja) |
| GB (1) | GB2000653B (ja) |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57131124A (en) * | 1981-02-05 | 1982-08-13 | Matsushita Electric Ind Co Ltd | Digital-to-analog converter |
| EP0061292B1 (en) * | 1981-03-23 | 1986-06-18 | Kabushiki Kaisha Toshiba | Da converter |
| JPS57194626A (en) * | 1981-05-27 | 1982-11-30 | Mitsubishi Electric Corp | Da converter |
| JPS58121827A (ja) * | 1982-01-14 | 1983-07-20 | Nec Corp | パルス発生回路 |
| JPS6051028A (ja) * | 1983-08-30 | 1985-03-22 | Tokico Ltd | Ｐｗｍ出力ｄａコンバ−タ |
| US4590457A (en) * | 1983-12-20 | 1986-05-20 | American Microsystems, Inc. | Digital to analog converter utilizing pulse width modulation |
| US4713521A (en) * | 1984-11-16 | 1987-12-15 | Esab Welding Products, Inc. | Electronic potentiometer simulator |
| JPS63245129A (ja) * | 1987-03-31 | 1988-10-12 | Mori Ryoichi | デジタルアナログ変換器 |
| JPH07118652B2 (ja) * | 1990-10-12 | 1995-12-18 | ヤマハ株式会社 | Ｄａ変換装置 |
| KR930008423B1 (ko) * | 1991-01-17 | 1993-08-31 | 삼성전자 주식회사 | 펄스폭 변조신호의 복조회로 |
| DE4103813A1 (de) * | 1991-02-08 | 1992-08-27 | Thomson Brandt Gmbh | Verfahren und vorrichtung zur zeit/spannungs-wandlung |
| US5198818A (en) * | 1991-11-07 | 1993-03-30 | Pairgain Technologies, Inc. | Oversampled digital-to-analog converter for multilevel data transmission |
| US5471505A (en) * | 1993-10-01 | 1995-11-28 | Elsag International N.V. | Method and apparatus for increasing the resolution of a digital to analog converted pulse width modulated signal |
| US5572211A (en) * | 1994-01-18 | 1996-11-05 | Vivid Semiconductor, Inc. | Integrated circuit for driving liquid crystal display using multi-level D/A converter |
| US5481560A (en) * | 1994-04-28 | 1996-01-02 | United Technologies Corporation | Digital-to-pulse width converter utilizing a distributed pulse width |
| US5721475A (en) * | 1996-10-31 | 1998-02-24 | Ampex Corporation | Extended-resolution pulse-width modulation servomotor drive |
| GB2330707B (en) * | 1997-10-23 | 2001-10-24 | Nokia Mobile Phones Ltd | Digital to analogue converter |
| EP1014552B1 (en) | 1998-12-23 | 2003-04-23 | STMicroelectronics S.r.l. | Conversion of a numeric command value in a constant frequency PWM drive signal for an electromagnetic load |
| US6191722B1 (en) | 1999-01-14 | 2001-02-20 | Setra Systems, Inc. | Pulse width modulation digital to analog converter |
| KR20040021270A (ko) * | 2002-09-03 | 2004-03-10 | 주식회사 애트랩 | 선형성이 개선된 ｐｗｍ ｄ／ａ 컨버터 |
| US7382301B2 (en) * | 2003-10-31 | 2008-06-03 | International Rectifier Corporation | Method and apparatus for converting PWM signal to analog output voltage |
| WO2006035015A1 (en) † | 2004-09-27 | 2006-04-06 | Unitron | Electronic filter device for the reception of tv-signals |
| US7855669B2 (en) | 2008-09-26 | 2010-12-21 | Silicon Laboratories, Inc. | Circuit device to generate a high precision control signal |
| US10084468B1 (en) * | 2017-03-22 | 2018-09-25 | Raytheon Company | Low power analog-to-digital converter |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5534608B2 (ja) * | 1972-07-27 | 1980-09-08 | ||
| US4096475A (en) * | 1975-04-08 | 1978-06-20 | U.S. Philips Corporation | Circuit for the conversion of a digital signal to an analog signal |
| GB1553697A (en) * | 1975-07-17 | 1979-10-03 | Licentia Gmbh | Digital to analogue converter arrangements |
| JPS5295155A (en) * | 1976-02-06 | 1977-08-10 | Matsushita Electric Ind Co Ltd | Da converter |
| US4095218A (en) * | 1976-08-30 | 1978-06-13 | International Business Machines Corporation | Hybrid pulse width-pulse rate digital-to-analog converter method and apparatus |
-
1977
- 1977-06-20 JP JP7205577A patent/JPS547263A/ja active Granted
-
1978
- 1978-06-19 US US05/916,565 patent/US4233591A/en not_active Expired - Lifetime
- 1978-06-19 GB GB7827293A patent/GB2000653B/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| GB2000653B (en) | 1982-02-17 |
| JPS547263A (en) | 1979-01-19 |
| US4233591A (en) | 1980-11-11 |
| GB2000653A (en) | 1979-01-10 |
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