JPS614397A - 集線装置の走査回路 - Google Patents
集線装置の走査回路Info
- Publication number
- JPS614397A JPS614397A JP12485684A JP12485684A JPS614397A JP S614397 A JPS614397 A JP S614397A JP 12485684 A JP12485684 A JP 12485684A JP 12485684 A JP12485684 A JP 12485684A JP S614397 A JPS614397 A JP S614397A
- Authority
- JP
- Japan
- Prior art keywords
- time
- circuit
- memory
- division
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q3/00—Selecting arrangements
- H04Q3/72—Finding out and indicating number of calling subscriber
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Interface Circuits In Exchanges (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、時分割交換機の集線装置に関する。
特に、この集線装置の加入者状態信号および通話路状態
信号の走査回路に関する。
信号の走査回路に関する。
時分割交換機の集線装置には加入者状態信号および通話
路状態信号の走査回路が使用される。従来の走査回路は
、時分割ハイウェイ上に多重された加入者状態信号と通
話路状態信号を並列して記憶するメモリ （以下、Ｍ、
メモリという。）、Ｍ１メモリの読出内容を記憶するメ
モリ （以下、Ｍ２メモリという。）、Ｍ２メモリの読
出内容を記憶するメモリ （以下、Ｍ３メモリという。
路状態信号の走査回路が使用される。従来の走査回路は
、時分割ハイウェイ上に多重された加入者状態信号と通
話路状態信号を並列して記憶するメモリ （以下、Ｍ、
メモリという。）、Ｍ１メモリの読出内容を記憶するメ
モリ （以下、Ｍ２メモリという。）、Ｍ２メモリの読
出内容を記憶するメモリ （以下、Ｍ３メモリという。
）およびＭ１メモリとＭ２メモリの読出内容の論理積と
、Ｍ２メモリとＭ３メモリの読出内容の論理積と、Ｍ１
メモリとＭ３メモリの読出内容の論理積との論理和をと
ることにより状態信号の瞬時変化保護を行った情報を記
憶するメモリ （以下、Ｍ４メモリという。）を備えて
いて、Ｍ、メモリ、Ｍ！メモリ、Ｍ３．メモリを同期さ
せて読み出し、瞬時変化保護をした後は、Ｍ４メモリに
書き込み、Ｍ４メモリを読み出す際に、加入者番号順に
読み出すことにより加入者情報信号の走査を行い、また
、通話路番号順に読み出すことにより通話路状態信号の
走査を行うような構成になっていた。
、Ｍ２メモリとＭ３メモリの読出内容の論理積と、Ｍ１
メモリとＭ３メモリの読出内容の論理積との論理和をと
ることにより状態信号の瞬時変化保護を行った情報を記
憶するメモリ （以下、Ｍ４メモリという。）を備えて
いて、Ｍ、メモリ、Ｍ！メモリ、Ｍ３．メモリを同期さ
せて読み出し、瞬時変化保護をした後は、Ｍ４メモリに
書き込み、Ｍ４メモリを読み出す際に、加入者番号順に
読み出すことにより加入者情報信号の走査を行い、また
、通話路番号順に読み出すことにより通話路状態信号の
走査を行うような構成になっていた。
したがって、加入者数ｎ、通話路チャネル数ｍに対して
は、走査回路にて必要となるメモリのビット数は、総計
して４（ｎ＋ｍ）ビットになる。
は、走査回路にて必要となるメモリのビット数は、総計
して４（ｎ＋ｍ）ビットになる。
ただし通話路は集線スイッチであるので、ｎ≧ｍの関係
がある。したがって、加入者数および通話−路’ｒ＋’
ｊＡ）Ｌｔｐ（ＤＭＩＪヵ。６ｏイ’Ｉ’ イ＊ ：ｉ
Ｉ ＩＡ Ｅ＆。／ ％ ’） Ｙ ｙト数が正比例し
て増大する欠点があった。
がある。したがって、加入者数および通話−路’ｒ＋’
ｊＡ）Ｌｔｐ（ＤＭＩＪヵ。６ｏイ’Ｉ’ イ＊ ：ｉ
Ｉ ＩＡ Ｅ＆。／ ％ ’） Ｙ ｙト数が正比例し
て増大する欠点があった。
本発明の目的は、状態信号の種別数に応じて増加するメ
モリの増加率を低減させるように構成された集線装置の
走査回路を提供することにある。
モリの増加率を低減させるように構成された集線装置の
走査回路を提供することにある。
本発明は、集線装置の走査回路の記憶回路の一部分を交
互使用して、記憶容量の低減を計るもので、複数の加入
者状態信号を時分割処理して、時分副加入者状態信号を
生成し、この時分副加入者状態信号をタイムスロット変
換して、時分割通話路状態信号を生成するように構成さ
れた時分割交換機の集線装置と接続され、上記時分副加
入者状態信号および上記時分割通話路状態信号を記憶す
る記憶回路を含む集線装置の走査回路において、上記時
分副加入者状態信号および上記時分割通話路状態信号を
交互に選択する選択回路を含み、この選択回路は、上記
時分副加入者状態信号の選択時には、上記記憶回路に格
納されている上記時分副加入者状態信号を読み出すよう
に構成され、また、上記時分割通話路状態信号の選択時
りこは、上記記憶回路に格納されている上記時分割通話
路状態信号を読み出すように構成されたことを特徴とす
る。
互使用して、記憶容量の低減を計るもので、複数の加入
者状態信号を時分割処理して、時分副加入者状態信号を
生成し、この時分副加入者状態信号をタイムスロット変
換して、時分割通話路状態信号を生成するように構成さ
れた時分割交換機の集線装置と接続され、上記時分副加
入者状態信号および上記時分割通話路状態信号を記憶す
る記憶回路を含む集線装置の走査回路において、上記時
分副加入者状態信号および上記時分割通話路状態信号を
交互に選択する選択回路を含み、この選択回路は、上記
時分副加入者状態信号の選択時には、上記記憶回路に格
納されている上記時分副加入者状態信号を読み出すよう
に構成され、また、上記時分割通話路状態信号の選択時
りこは、上記記憶回路に格納されている上記時分割通話
路状態信号を読み出すように構成されたことを特徴とす
る。
すなわち、この走査回路に必要なメモリビット数は、加
入者数ｎ、通話路チャネル数ｍに対し、上記記憶回路は
上記時分副加入者状態信号と上記時分割通話路状態信号
に対して共用されるので二従来回路で４ （ｍ＋ｎ）で
あったが、この発明による回路ではｎ＋３（ｍ＋ｎ）と
なる。
入者数ｎ、通話路チャネル数ｍに対し、上記記憶回路は
上記時分副加入者状態信号と上記時分割通話路状態信号
に対して共用されるので二従来回路で４ （ｍ＋ｎ）で
あったが、この発明による回路ではｎ＋３（ｍ＋ｎ）と
なる。
以下、本発明実施例回路を図面に基づき説明する。第１
図は、この実施例回路の構成を示すブロック構成図であ
る。
図は、この実施例回路の構成を示すブロック構成図であ
る。
この実施例回路にかかわる加入者数ｎは「８」であり、
また、通話路チャネル数ｍは「８」である。
また、通話路チャネル数ｍは「８」である。
まず、この実施例回路の構成と接続とを説明する。第１
図に示すように、この実施例回路は、選択回路１と、第
一のメモリ回路（以下、ＰＬメモリという。）２と、第
二のメモリ回路（以下、ＬＬメモリという。）３と、第
三のメモリ回路（以下、ＬＬ２メモリという。）４と、
瞬時変化保護回路（以下、保護回路という。）５と、第
四のメモリ回路（以下、Ａメそりという。）６と、信号
発生回路７とで構成される。また、保護回路５は、第一
の論理積回路５１と、第二の論理積回路５２と、第三の
論理積回路５３と、論理和回路５４とで構成される。図
示されていない時分割交換機の集線装置からの２種類の
出力が選択回路Ｉの入力に接続され、選択回路１の出力
はＰＬメモリ２の入力に接続される。ＰＬメモリ２の出
力はＬＬメモリ３の入力に接続され、ＬＬメモリ３の出
力はＬＬ２メモリ４の入力に接続される。また、ＰＬメ
モリ２の出力は保護回路５の第一の論理積回路５１の一
方の入力と第二の論理積回路５２の他方の入力に接続さ
れ、ＬＬメモリ３の出力は保護回路５の第三の論理積回
路５３の一方の入力と第一の論理積回路５１の他方の入
力に接続され、ＬＬ２メモリ４の出力は保護回路５の第
二の論理積回路５２の一方の入力と第三の論理積回路５
３の他方の入力とに接続される。保護回路５の第一の論
理積回路５１の出力と、第二の論理積回路５２の出力と
、第三の論理積回路５３の出力は、論理和回路５４の第
一の入力、第二の入力および第三の入力のそれぞれに接
続され、論理和回路５４の出力はＡメモリ６の入力に接
続される。へメモリ６の出力は図示されていないが走査
回路の出力を必要とする回路の入力に接続される。
図に示すように、この実施例回路は、選択回路１と、第
一のメモリ回路（以下、ＰＬメモリという。）２と、第
二のメモリ回路（以下、ＬＬメモリという。）３と、第
三のメモリ回路（以下、ＬＬ２メモリという。）４と、
瞬時変化保護回路（以下、保護回路という。）５と、第
四のメモリ回路（以下、Ａメそりという。）６と、信号
発生回路７とで構成される。また、保護回路５は、第一
の論理積回路５１と、第二の論理積回路５２と、第三の
論理積回路５３と、論理和回路５４とで構成される。図
示されていない時分割交換機の集線装置からの２種類の
出力が選択回路Ｉの入力に接続され、選択回路１の出力
はＰＬメモリ２の入力に接続される。ＰＬメモリ２の出
力はＬＬメモリ３の入力に接続され、ＬＬメモリ３の出
力はＬＬ２メモリ４の入力に接続される。また、ＰＬメ
モリ２の出力は保護回路５の第一の論理積回路５１の一
方の入力と第二の論理積回路５２の他方の入力に接続さ
れ、ＬＬメモリ３の出力は保護回路５の第三の論理積回
路５３の一方の入力と第一の論理積回路５１の他方の入
力に接続され、ＬＬ２メモリ４の出力は保護回路５の第
二の論理積回路５２の一方の入力と第三の論理積回路５
３の他方の入力とに接続される。保護回路５の第一の論
理積回路５１の出力と、第二の論理積回路５２の出力と
、第三の論理積回路５３の出力は、論理和回路５４の第
一の入力、第二の入力および第三の入力のそれぞれに接
続され、論理和回路５４の出力はＡメモリ６の入力に接
続される。へメモリ６の出力は図示されていないが走査
回路の出力を必要とする回路の入力に接続される。
信号発生面路７の選定信号出力は選択回路の選択信号入
力に接続される。また、信号発生回路７の第一のアドレ
ス信号出力はＰＬメモリ２のアドレス信号人力に接続さ
れ、信号発生回路７の第二のアドレス信号出力はＬＬメ
モリ３のアドレス信号入力とＬＬ２メモリ４のアドレス
信号入力に接続され、信号発生回路７の第三のアドレス
信号出力はＡメモリ６のアドレス信号入力に接続される
。
力に接続される。また、信号発生回路７の第一のアドレ
ス信号出力はＰＬメモリ２のアドレス信号人力に接続さ
れ、信号発生回路７の第二のアドレス信号出力はＬＬメ
モリ３のアドレス信号入力とＬＬ２メモリ４のアドレス
信号入力に接続され、信号発生回路７の第三のアドレス
信号出力はＡメモリ６のアドレス信号入力に接続される
。
さらに、信号発生回路７の第一のライトイネーブル信号
出力はＰＬメモリ２のライトイネーブル信号入力に接続
され、信号発生回路７の第二のライ−トイネ−７・２．
信号出力はＬＬ、工’Ｊ３（７）うイ、イネーブル信号
入力とＬ Ｌ ２メモリ４のライトイネーブル信号入力
に接続され、信号発生回路７の第三のライトイネーブル
信号出力は、Ａメモリ６のライトイネーブル信号入力に
接続される。
出力はＰＬメモリ２のライトイネーブル信号入力に接続
され、信号発生回路７の第二のライ−トイネ−７・２．
信号出力はＬＬ、工’Ｊ３（７）うイ、イネーブル信号
入力とＬ Ｌ ２メモリ４のライトイネーブル信号入力
に接続され、信号発生回路７の第三のライトイネーブル
信号出力は、Ａメモリ６のライトイネーブル信号入力に
接続される。
次に、この実施例回路の動作を説明する。この説明の前
に、第１図のほかに、この説明の過程で参照される図面
の簡単な説明する。
に、第１図のほかに、この説明の過程で参照される図面
の簡単な説明する。
第２図は、時分割交換機の集線装置の要部を示すブロッ
ク構成図であり、この実施例回路の入力となる状態信号
ハイウェイの多重化側を説明するために示した図であり
、第３図は、第２図に示す集線装置で多重化および多重
化分離が実行される過程を示すフレーム構成図であり、
第４図は、この実施例回路の動作を示すタイムチャート
である。
ク構成図であり、この実施例回路の入力となる状態信号
ハイウェイの多重化側を説明するために示した図であり
、第３図は、第２図に示す集線装置で多重化および多重
化分離が実行される過程を示すフレーム構成図であり、
第４図は、この実施例回路の動作を示すタイムチャート
である。
第１図、第２図、第３図および第４図で使用されている
符号ＨＬ１ＨＴ−，Ｓ、Ｗｅ −Ａｏ −Ｗｌ、Ａ＋
、Ｗ２、ＡＺ、Ｌｏ”Ｌｔ、ｌｌｏ〜１１７１２ｈ。
符号ＨＬ１ＨＴ−，Ｓ、Ｗｅ −Ａｏ −Ｗｌ、Ａ＋
、Ｗ２、ＡＺ、Ｌｏ”Ｌｔ、ｌｌｏ〜１１７１２ｈ。
〜 ｎｗ、、 Ｎｏ −Ｎ７ −、 ｎｏ ”
ｎｔ −、ｎｈｏ％ ｎｈ＋は図番が異なっても同
一の信号を表わす。
ｎｔ −、ｎｈｏ％ ｎｈ＋は図番が異なっても同
一の信号を表わす。
さて、第２図に示すディジタル化された加入者音声デー
タおよび加入者状態信号り。−Ｌ７は、第３図に示すよ
うに、線１゜−ｌ、上では１フレームの時間幅を有する
が、多重化回路Ｍ Ｘ ｏ ＝ Ｍ Ｘ ｏ ３により
１／２フレームの時間幅に圧縮され、さらに、多重化回
路ＭＬｏにて１／８フレームの時間幅に圧縮される。こ
の圧縮された加入者音声データおよび加入者状態信号１
１Ｌのうち、加入者音声データは時間スイッチＴにより
タイムスロット変換された後に多重化分離回路ＤＸｏｏ
、’ ＤＸ＋ｏおよびＤｘｌｌを経て、それぞれ１／４
フレームの時間幅および１フレームの時間幅のデータに
多重化分離されて通話路に送出される。一方、加入者状
態信号も時間スイッチＴによりタイムスロット変換され
通話路状態信号Ｈアが生成される。
タおよび加入者状態信号り。−Ｌ７は、第３図に示すよ
うに、線１゜−ｌ、上では１フレームの時間幅を有する
が、多重化回路Ｍ Ｘ ｏ ＝ Ｍ Ｘ ｏ ３により
１／２フレームの時間幅に圧縮され、さらに、多重化回
路ＭＬｏにて１／８フレームの時間幅に圧縮される。こ
の圧縮された加入者音声データおよび加入者状態信号１
１Ｌのうち、加入者音声データは時間スイッチＴにより
タイムスロット変換された後に多重化分離回路ＤＸｏｏ
、’ ＤＸ＋ｏおよびＤｘｌｌを経て、それぞれ１／４
フレームの時間幅および１フレームの時間幅のデータに
多重化分離されて通話路に送出される。一方、加入者状
態信号も時間スイッチＴによりタイムスロット変換され
通話路状態信号Ｈアが生成される。
この通話路状態信号ＨＴおよび１７８フレームに圧縮さ
れた加入者状態信号ＨＬは、それぞれ第１図に示すよう
に走査回路の入力になる。この加入者状態信号肌は、第
３図に示すように、タイムスロット番号（０，１，２，
３，４，５，６，７）に対し加入者番号（０，２，４，
６，１，３，５，７）が対応し、また、この通話路状態
信号Ｈ□は、第３図に示すように、タイムスロット番号
（０，１，２，３，４，５，６，７）に対して通話路番
号（０，４，１，５，２，６，３，７）が対応している
。
れた加入者状態信号ＨＬは、それぞれ第１図に示すよう
に走査回路の入力になる。この加入者状態信号肌は、第
３図に示すように、タイムスロット番号（０，１，２，
３，４，５，６，７）に対し加入者番号（０，２，４，
６，１，３，５，７）が対応し、また、この通話路状態
信号Ｈ□は、第３図に示すように、タイムスロット番号
（０，１，２，３，４，５，６，７）に対して通話路番
号（０，４，１，５，２，６，３，７）が対応している
。
選択回路１に入力した加入者状態信号ＨＬおよび通話路
状態信号ＨＴは、信号回路７よりの選択信号、Ｓにより
選択される。この選択のタイミングは第４図に示すよう
に、加入者状態信号ＨＬに対しては、ｔＰＬｏ、ｔＡＯ
Ｘおよび１Ｌ１゜で構成され、通話路状態信号ＨＴに対
しては、ｊＰＬＩ ％ ｔＡＩＸおよびｔＬＬＩで構成
されていて、それぞれのタイミングの時間幅は１フレー
ムに相当する。また、タイミングｔ ＰＬＯおよびｔａ
ｌｌでは、ＰＬメモリ２に加入者状態信号ＨＬおよび通
話路状態信号Ｈ１のそれぞれが書き込まれ、また、タイ
ミングｔａ。
状態信号ＨＴは、信号回路７よりの選択信号、Ｓにより
選択される。この選択のタイミングは第４図に示すよう
に、加入者状態信号ＨＬに対しては、ｔＰＬｏ、ｔＡＯ
Ｘおよび１Ｌ１゜で構成され、通話路状態信号ＨＴに対
しては、ｊＰＬＩ ％ ｔＡＩＸおよびｔＬＬＩで構成
されていて、それぞれのタイミングの時間幅は１フレー
ムに相当する。また、タイミングｔ ＰＬＯおよびｔａ
ｌｌでは、ＰＬメモリ２に加入者状態信号ＨＬおよび通
話路状態信号Ｈ１のそれぞれが書き込まれ、また、タイ
ミングｔａ。
およびｔＡ＋では、ＰＬメモリ２、ＬＬメモリ３および
ＬＬ２メモリ４に格納されているデータが読み出されて
、保護回路５に−ご論理演算された後に、Ａメモリ６に
書き込まれる。また、タイミングｔ ＬＬＯおよびｔ
ＬＬＩでは、ＰＩ−メモリ２から読み出されたデータが
ＬＬメモリ３に書き込まれ、また、ＬＬメモリ３から読
み出されたデータがＬＬ２メモリ４に書き込まれる。
ＬＬ２メモリ４に格納されているデータが読み出されて
、保護回路５に−ご論理演算された後に、Ａメモリ６に
書き込まれる。また、タイミングｔ ＬＬＯおよびｔ
ＬＬＩでは、ＰＩ−メモリ２から読み出されたデータが
ＬＬメモリ３に書き込まれ、また、ＬＬメモリ３から読
み出されたデータがＬＬ２メモリ４に書き込まれる。
この書き込み動作および読み出し動作に伴うアドレス信
号Ａ。〜Ａ２と、ライトイネエーブル信号Ｗ０〜Ｗ２は
、第４図に示すとおりであり、タイミングｔＡｏおよび
ｔ ＬＬＯでのＰ’Ｌメモリ２の読み出し動作と、タイ
ミングｔＡｌおよびｔＬＬｌでのＰＬメモリ２の読み出
し動作とにより、第３図に示した加入者状態信号ＨＬと
通話路状態信号）（Ｔとの多重北側の差異は吸収される
。
号Ａ。〜Ａ２と、ライトイネエーブル信号Ｗ０〜Ｗ２は
、第４図に示すとおりであり、タイミングｔＡｏおよび
ｔ ＬＬＯでのＰ’Ｌメモリ２の読み出し動作と、タイ
ミングｔＡｌおよびｔＬＬｌでのＰＬメモリ２の読み出
し動作とにより、第３図に示した加入者状態信号ＨＬと
通話路状態信号）（Ｔとの多重北側の差異は吸収される
。
Ａメモリ６の読め出しは、図示されていない中央処理装
置からの加入者状態信号ＨＬおよび通話路状態信号１（
Ｔの種別毎に若順番に並んでいる走査アドレスにより走
査され実行されて行われる。
置からの加入者状態信号ＨＬおよび通話路状態信号１（
Ｔの種別毎に若順番に並んでいる走査アドレスにより走
査され実行されて行われる。
前述の走査回路の動作は繰返し実行される。
以上の説明では、加入者数ｎを「８」とし、通話路チャ
ネル数ｍを「８」としたが加入者数ｎお４
よび通話路数ｍを他の数値にしてもこの発明を実施
することができる。
ネル数ｍを「８」としたが加入者数ｎお４
よび通話路数ｍを他の数値にしてもこの発明を実施
することができる。
本発明は、以上説明したように、ＰＬメモリの前段に選
択回路を設けて状態信号種別毎に処理時間を区別するこ
とにより、複数の状態信号を人力とする走査回路の必要
メモリビット数の増加を抑制する効果がある。
択回路を設けて状態信号種別毎に処理時間を区別するこ
とにより、複数の状態信号を人力とする走査回路の必要
メモリビット数の増加を抑制する効果がある。
第１図は実施例回路の構成を示すブロック構成図。
第２図は集線装置の構成を示すブロック構成図。
第３図は多重化および多重化分離過程の説明図。
第４図は実施例回路の動作を示すタイムチャート。
１・・・選択回路、２・・・ＰＬメモリ、３・・・ＬＬ
メモリ、４・・・ＬＬ２メモリ、５・・・保護回路、６
・・・へメモリ、７・・・信号発生回路。 ／−一ゝ
メモリ、４・・・ＬＬ２メモリ、５・・・保護回路、６
・・・へメモリ、７・・・信号発生回路。 ／−一ゝ
Claims (1)
- （１）複数の加入者状態信号を時分割処理して、時分副
加入者状態信号を生成し、 この時分割加入者状態信号をタイムスロット変換して、
時分割通話路状態信号を生成する ように構成された時分割交換機の集線装置と接続され、 上記時分割加入者状態信号および上記時分割通話路状態
信号を記憶する記憶回路 を含む 集線装置の走査回路において、 上記時分割加入者状態信号および上記時分割通話路状態
信号を交互に選択する選択回路 を含み、 この選択回路は、上記時分割加入者状態信号の選択時に
は、上記記憶回路に格納されている上記時分割加入者状
態信号を読み出すように構成され、また、上記時分割通
話路状態信号の選択時には、上記記憶回路に格納されて
いる上記時分割通話路状態信号を読み出すように構成さ
れたことを特徴とする 集線装置の走査回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12485684A JPS614397A (ja) | 1984-06-18 | 1984-06-18 | 集線装置の走査回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12485684A JPS614397A (ja) | 1984-06-18 | 1984-06-18 | 集線装置の走査回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS614397A true JPS614397A (ja) | 1986-01-10 |
Family
ID=14895786
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12485684A Pending JPS614397A (ja) | 1984-06-18 | 1984-06-18 | 集線装置の走査回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS614397A (ja) |
-
1984
- 1984-06-18 JP JP12485684A patent/JPS614397A/ja active Pending
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