JPS6144427B2 - - Google Patents
Info
- Publication number
- JPS6144427B2 JPS6144427B2 JP2691380A JP2691380A JPS6144427B2 JP S6144427 B2 JPS6144427 B2 JP S6144427B2 JP 2691380 A JP2691380 A JP 2691380A JP 2691380 A JP2691380 A JP 2691380A JP S6144427 B2 JPS6144427 B2 JP S6144427B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- dcec
- group
- information
- station
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- BIYFBWRLDKOYMU-UHFFFAOYSA-N 1-(3,4-dichlorophenyl)-2-(ethylamino)propan-1-one Chemical compound CCNC(C)C(=O)C1=CC=C(Cl)C(Cl)=C1 BIYFBWRLDKOYMU-UHFFFAOYSA-N 0.000 claims description 88
- 239000000872 buffer Substances 0.000 claims description 27
- 230000015654 memory Effects 0.000 claims description 22
- 230000005540 biological transmission Effects 0.000 claims description 18
- 238000012360 testing method Methods 0.000 claims description 16
- 230000004308 accommodation Effects 0.000 claims description 11
- 238000004891 communication Methods 0.000 claims description 6
- 238000012546 transfer Methods 0.000 claims description 3
- 238000000034 method Methods 0.000 claims 2
- 238000010586 diagram Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 3
- 238000012545 processing Methods 0.000 description 2
- 238000011160 research Methods 0.000 description 2
- 239000002699 waste material Substances 0.000 description 2
- 101100118004 Arabidopsis thaliana EBP1 gene Proteins 0.000 description 1
- 101150052583 CALM1 gene Proteins 0.000 description 1
- 102100025580 Calmodulin-1 Human genes 0.000 description 1
- 101100459256 Cyprinus carpio myca gene Proteins 0.000 description 1
- 101000894525 Homo sapiens Transforming growth factor-beta-induced protein ig-h3 Proteins 0.000 description 1
- 102100021398 Transforming growth factor-beta-induced protein ig-h3 Human genes 0.000 description 1
- 101150091339 cam-1 gene Proteins 0.000 description 1
- 208000028485 lattice corneal dystrophy type I Diseases 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/50—Circuit switching systems, i.e. systems in which the path is physically permanent during the communication
- H04L12/52—Circuit switching systems, i.e. systems in which the path is physically permanent during the communication using time division techniques
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Description
【発明の詳細な説明】
本発明はデイジタル通信方式に使用される交換
方式の改良に関する。特に時分割回線データ交換
機の局側回線終端装置（以下「DCEC」とい
う。）群における時分割多重データの多重および
分配処埋に関する。
方式の改良に関する。特に時分割回線データ交換
機の局側回線終端装置（以下「DCEC」とい
う。）群における時分割多重データの多重および
分配処埋に関する。
従来の時分割回線データ交換機の局側回線終端
装置群における時分割多重データの多重および分
配処理装置については、日本電信電話公社武蔵野
電気通信研究所発行 研究実用化報告 第25巻第
12号（1976）に記載されている。
装置群における時分割多重データの多重および分
配処理装置については、日本電信電話公社武蔵野
電気通信研究所発行 研究実用化報告 第25巻第
12号（1976）に記載されている。
従来装置では、１つのDCEC群に回線速度の異
るDCECを収容する場合は、そのDCEC群制御部
で行う各DCECへのデータの時分割多重分配動作
に際し、そのDCEC各々の回線速度情報が必要で
あり、またその速度情報だけではその群内の実装
位置に空きができることがある。また複数の
DCECが一つのハードウエアの単位としてまとま
つている場合には、その全装置を利用できないこ
とが起る欠点がある。各DCECあるいはDCEC群
毎に収容位置情報を持てば一応上記の欠点は除去
できるが、その情報が交換機本体とは別の位置に
あるため、交換機本体で持つ情報との不一致が起
り得る欠点があつた。
るDCECを収容する場合は、そのDCEC群制御部
で行う各DCECへのデータの時分割多重分配動作
に際し、そのDCEC各々の回線速度情報が必要で
あり、またその速度情報だけではその群内の実装
位置に空きができることがある。また複数の
DCECが一つのハードウエアの単位としてまとま
つている場合には、その全装置を利用できないこ
とが起る欠点がある。各DCECあるいはDCEC群
毎に収容位置情報を持てば一応上記の欠点は除去
できるが、その情報が交換機本体とは別の位置に
あるため、交換機本体で持つ情報との不一致が起
り得る欠点があつた。
本発明は、DCEC群と通話路との送信データお
よび受信データの転送に同期してそのDCEC群内
の各装置の収容位置情報を、その装置の制御部に
送出することにより、上記欠点を除去し、DCEC
群内の装置収容位置に無用の空が生ぜず、また複
数の装置が一つの金物の単位としてまとまつてい
る場合は、その全装置を総て使用可能な時分割回
線データ交換機を提供することを目的とするもの
である。
よび受信データの転送に同期してそのDCEC群内
の各装置の収容位置情報を、その装置の制御部に
送出することにより、上記欠点を除去し、DCEC
群内の装置収容位置に無用の空が生ぜず、また複
数の装置が一つの金物の単位としてまとまつてい
る場合は、その全装置を総て使用可能な時分割回
線データ交換機を提供することを目的とするもの
である。
本発明は、回線データ交換機の通話路上の
DCEC群から送られて来た時分割多重された受信
データをバツフアし、かつ呼接続情報に従つて周
期的に読出し、その読出データを通話路に送り出
す受信データバツフアと、同じく通話路に送られ
て来たデータを呼接続情報に従つて書込み、かつ
対応するDCEC群内の各DCECの回線速度および
収容位置に従つて読出し、その読出データを
DCEC群に送り、その共通部で各DCECに分配さ
れる送信データバツフアの一対のバツフアに対応
して、回線制御メモリLCMを設ける。このLCM
にこのDCEC群内の各DCECの収容位置情報を記
憶させておき、そのDCEC群とそれに対応する受
信データバツフアおよび送信データバツフア間の
データ転送に同期して、その回線制御メモリを読
出して、その収容位置情報をそのDCEC群制御部
に送出する。そのDCEC群制御部ではこの収容位
置情報に従つて各DCECからの受信データの時分
割多重および送信データバツフアの読出しデータ
の各DCECへの分配動作を行うことにより、
DCEC群制御部が各DCECからもらつていた速度
情報を不要とし、またDCECの収容位置の割当が
交換機本体から任意にできるようにする。また複
数のDCECが一つのハードウエアとしてまとまつ
ている場合はその複数DCECを無駄なく使用可能
な時分割回線データ交換機を構成することを特徴
とする。
DCEC群から送られて来た時分割多重された受信
データをバツフアし、かつ呼接続情報に従つて周
期的に読出し、その読出データを通話路に送り出
す受信データバツフアと、同じく通話路に送られ
て来たデータを呼接続情報に従つて書込み、かつ
対応するDCEC群内の各DCECの回線速度および
収容位置に従つて読出し、その読出データを
DCEC群に送り、その共通部で各DCECに分配さ
れる送信データバツフアの一対のバツフアに対応
して、回線制御メモリLCMを設ける。このLCM
にこのDCEC群内の各DCECの収容位置情報を記
憶させておき、そのDCEC群とそれに対応する受
信データバツフアおよび送信データバツフア間の
データ転送に同期して、その回線制御メモリを読
出して、その収容位置情報をそのDCEC群制御部
に送出する。そのDCEC群制御部ではこの収容位
置情報に従つて各DCECからの受信データの時分
割多重および送信データバツフアの読出しデータ
の各DCECへの分配動作を行うことにより、
DCEC群制御部が各DCECからもらつていた速度
情報を不要とし、またDCECの収容位置の割当が
交換機本体から任意にできるようにする。また複
数のDCECが一つのハードウエアとしてまとまつ
ている場合はその複数DCECを無駄なく使用可能
な時分割回線データ交換機を構成することを特徴
とする。
また上記のデータ交換機においてDCEC収容位
置を示す情報として、収容位置として使用されな
い番号がDCEC群に送られたとき、そのDCEC群
内で、その収容位置情報に対応した送出データを
そのまま受信データとして折返す機能を持つデー
タ交換機を構成することを特徴とする。この機能
により各DCEC群の各々の制御部の自動折返し試
験が可能となる。
置を示す情報として、収容位置として使用されな
い番号がDCEC群に送られたとき、そのDCEC群
内で、その収容位置情報に対応した送出データを
そのまま受信データとして折返す機能を持つデー
タ交換機を構成することを特徴とする。この機能
により各DCEC群の各々の制御部の自動折返し試
験が可能となる。
また上記のデータ交換機において、DCECの収
容位置を示す情報に、別の制御情報を付加するこ
とにより、この付加制御情報によつてそのDCEC
の各種の制御が可能な時分割データ交換機を構成
することを特徴とする。この機能により、DCEC
の自動折返し試験、試験機への回線の自動引込等
が可能となる。
容位置を示す情報に、別の制御情報を付加するこ
とにより、この付加制御情報によつてそのDCEC
の各種の制御が可能な時分割データ交換機を構成
することを特徴とする。この機能により、DCEC
の自動折返し試験、試験機への回線の自動引込等
が可能となる。
第１図は本発明の一実施例を示すブロツク図、
第２図はその中のいくつかの信号のタイミングチ
ヤート、第３図はさらにその一部を拡大したタイ
ミングチヤートである。第１図でSDB１（Ｋ）は
送信データバツフア、RDE１（Ｋ）は受信デー
タバツフア、LCM１（Ｋ）は回線制御メモリで
あり、３つのメモリはDCEC群（局側回線終端装
置群）１（Ｋ）とのデータの送受の際に、チヤネ
ル割当メモリCAM１（Ｋ）の読出データによつ
てアドレスが与えられる。チヤネル割当メモリ
は、総て周期的に同一のアドレスが与えられてい
る。この周期が第２図に示す１フレームであり、
この実施例では１フレームが10チヤネルより成
る。アドレスは10進カウンタによつて発生されて
いる。
第２図はその中のいくつかの信号のタイミングチ
ヤート、第３図はさらにその一部を拡大したタイ
ミングチヤートである。第１図でSDB１（Ｋ）は
送信データバツフア、RDE１（Ｋ）は受信デー
タバツフア、LCM１（Ｋ）は回線制御メモリで
あり、３つのメモリはDCEC群（局側回線終端装
置群）１（Ｋ）とのデータの送受の際に、チヤネ
ル割当メモリCAM１（Ｋ）の読出データによつ
てアドレスが与えられる。チヤネル割当メモリ
は、総て周期的に同一のアドレスが与えられてい
る。この周期が第２図に示す１フレームであり、
この実施例では１フレームが10チヤネルより成
る。アドレスは10進カウンタによつて発生されて
いる。
第３図に示すように送信データSDおよび受信
データRDの１チヤネルは８ビツトの情報（デー
タ６ビツト＋Ｆビツト＋Ｓビツト）より成る。交
換機の内部での送受信データの相互送受、すなわ
ちDCECと送受信バツフア間および時分割スイツ
チを介しての送受信バツフア相互間の通信、はす
べてこの単位で行われる。また回線制御メモリ
LCM１（Ｋ）より読出されて、DCEC群１
（Ｋ）共通部で送受信データの多重分配を制御す
る回線制御データLCD1（Ｋ）は、第３図に示す
ように、チヤネル当りB1〜B4の４ビツトのデー
タより成る。
データRDの１チヤネルは８ビツトの情報（デー
タ６ビツト＋Ｆビツト＋Ｓビツト）より成る。交
換機の内部での送受信データの相互送受、すなわ
ちDCECと送受信バツフア間および時分割スイツ
チを介しての送受信バツフア相互間の通信、はす
べてこの単位で行われる。また回線制御メモリ
LCM１（Ｋ）より読出されて、DCEC群１
（Ｋ）共通部で送受信データの多重分配を制御す
る回線制御データLCD1（Ｋ）は、第３図に示す
ように、チヤネル当りB1〜B4の４ビツトのデー
タより成る。
DCEC群内の各DCECで受信したデータは、
DCEC内で８ビツトの情報（データ６ビツト＋Ｆ
ビツト＋Ｓビツト）の形にまとめられる。回線制
御メモリLCMの読出しデータLCDにより、チヤ
ネル毎に１つのDCECが選択され、上記８ビツト
の情報の形にまとめられた受信データが、受信デ
ータRDとして受信データバツフアRDBに送ら
れ、チヤネル割当メモリCAMの出力MAで指定さ
れるアドレスに書込まれる。受信データバツフア
RDBに書かれたデータは呼接続情報に従つて、
ハイウエイ受信データHWRDとして読出され、
時分割スイツチを通つた後に、呼接続情報に従つ
て選ばれた送信データバツフアSDB１からSDBK
の内の一つのバツフア内の一つのアドレスに書込
まれる。送信データバツフアSDBに書かれたデー
タは、チヤネル割当メモリCAMの出力MAによつ
てチヤネル毎に送信データバツフアSDBの１つの
アドレスが選択されて読出され、送信データSD
としてDCEC群制御部に送られる。そこでは、受
信データの時と同様に回線制御データLCDによ
つてチヤネル毎に１つのDCECが選択され、受信
データRDとして送られてきたデータをその
DCECへ送出し、そのDCECではさらにこのデー
タを加入者に送り出す。
DCEC内で８ビツトの情報（データ６ビツト＋Ｆ
ビツト＋Ｓビツト）の形にまとめられる。回線制
御メモリLCMの読出しデータLCDにより、チヤ
ネル毎に１つのDCECが選択され、上記８ビツト
の情報の形にまとめられた受信データが、受信デ
ータRDとして受信データバツフアRDBに送ら
れ、チヤネル割当メモリCAMの出力MAで指定さ
れるアドレスに書込まれる。受信データバツフア
RDBに書かれたデータは呼接続情報に従つて、
ハイウエイ受信データHWRDとして読出され、
時分割スイツチを通つた後に、呼接続情報に従つ
て選ばれた送信データバツフアSDB１からSDBK
の内の一つのバツフア内の一つのアドレスに書込
まれる。送信データバツフアSDBに書かれたデー
タは、チヤネル割当メモリCAMの出力MAによつ
てチヤネル毎に送信データバツフアSDBの１つの
アドレスが選択されて読出され、送信データSD
としてDCEC群制御部に送られる。そこでは、受
信データの時と同様に回線制御データLCDによ
つてチヤネル毎に１つのDCECが選択され、受信
データRDとして送られてきたデータをその
DCECへ送出し、そのDCECではさらにこのデー
タを加入者に送り出す。
上で述べたように各DCECで受信したデータを
受信データRDとして多重化する場合および送信
データSDとして多重化されているデータを各
DCECへ分配する場合には、DCEC群制御部では
回線制御データLCDに従つて任意のDCECを選択
することができ、さらに回線制御データLCDは
回線制御メモリLCMに交換機の制御部からデー
タを書込むことにより、任意に指定することがで
きるので、融通性のあるDCECの実装位置の割当
が可能となる。
受信データRDとして多重化する場合および送信
データSDとして多重化されているデータを各
DCECへ分配する場合には、DCEC群制御部では
回線制御データLCDに従つて任意のDCECを選択
することができ、さらに回線制御データLCDは
回線制御メモリLCMに交換機の制御部からデー
タを書込むことにより、任意に指定することがで
きるので、融通性のあるDCECの実装位置の割当
が可能となる。
第４図〜第７図に第１図の１つのDCEC群を取
出して、メモリアドレスMA、回線制御データ
LCDおよびDCECの実装位置の関係を２つの例に
ついて示す。２種類のDCEC、すなわちDCEC―
ＡとDCEC―Ｂがあり、DCEC―ＢはDCEC―Ａ
に比べて２倍のデータ速度を持つているものとす
る。そのため１つのDCECへのアクセスが１フレ
ーム中DCEC―Ａでは１回であるのに対し、
DCEC―Ｂでは２回になつている。また第５図ま
たは第７図でハツチングを付けた部分はDCEC実
装位置、あるいはメモリアドレス等使用されない
部分を示している。
出して、メモリアドレスMA、回線制御データ
LCDおよびDCECの実装位置の関係を２つの例に
ついて示す。２種類のDCEC、すなわちDCEC―
ＡとDCEC―Ｂがあり、DCEC―ＢはDCEC―Ａ
に比べて２倍のデータ速度を持つているものとす
る。そのため１つのDCECへのアクセスが１フレ
ーム中DCEC―Ａでは１回であるのに対し、
DCEC―Ｂでは２回になつている。また第５図ま
たは第７図でハツチングを付けた部分はDCEC実
装位置、あるいはメモリアドレス等使用されない
部分を示している。
第４図では回線制御メモリLCMの先頭番地か
ら順番に符号１，２，３，７，６，５，４，８，
９，１０に示す位置にデータが書かれていて、こ
れが送信データSDおよび受信データRDと同期し
て読出されることにより、第５図に示すようにチ
ヤネル１からチヤネル１０までの送信データSD
が、それぞれ対応する符号のDCEC１，２，３，
７，６，５，４，８，９，１０に分配される。逆
にそれらのDCECからのデータがその順番に受信
データRDのチヤネル１からチヤネル１０までに
多重される。
ら順番に符号１，２，３，７，６，５，４，８，
９，１０に示す位置にデータが書かれていて、こ
れが送信データSDおよび受信データRDと同期し
て読出されることにより、第５図に示すようにチ
ヤネル１からチヤネル１０までの送信データSD
が、それぞれ対応する符号のDCEC１，２，３，
７，６，５，４，８，９，１０に分配される。逆
にそれらのDCECからのデータがその順番に受信
データRDのチヤネル１からチヤネル１０までに
多重される。
第６図ではDCEC群の４番目と７番目に実装さ
れたDCECが、他のDCECに比べて２倍の速さを
持つていて、第７図に示す１フレーム中にそれぞ
れチヤネル３およびチヤネル８と、チヤネル５お
よびチヤネル１０と、に２回ずつアクセスされ
る。１フレーム中の使用可能なチヤネルの数は１
０であり、第６図の場合は速度の大きいDCECが
接続されているために、DCECの数は全部で８で
ありDCECの実装位置９，１０は使用されていな
い。
れたDCECが、他のDCECに比べて２倍の速さを
持つていて、第７図に示す１フレーム中にそれぞ
れチヤネル３およびチヤネル８と、チヤネル５お
よびチヤネル１０と、に２回ずつアクセスされ
る。１フレーム中の使用可能なチヤネルの数は１
０であり、第６図の場合は速度の大きいDCECが
接続されているために、DCECの数は全部で８で
ありDCECの実装位置９，１０は使用されていな
い。
この実施例では、１つのDCEC群に接続される
DCECの最大数が１０であるのに対し、回線制御
データLCDによつて指定可能な実装位置は１６
であるので、実装位置１１〜１６を別の目的に使
用することができる。
DCECの最大数が１０であるのに対し、回線制御
データLCDによつて指定可能な実装位置は１６
であるので、実装位置１１〜１６を別の目的に使
用することができる。
第８図に実装位置１１を試験用折返し信号路と
して用いた場合の実施例を示す。いま送信データ
SDの１つのチヤネルに対する回線制御データ
LCDによつて実装位置１１を指定すると、その
チヤネルのデータはこの試験用折返し信号路を経
由して再びDCEC群制御部へ入力し、受信データ
RDとして多重されて受信データバツフアRDBへ
送られる。この機能を用いて、交換機本体から、
各DCEC群の折返し信号路へデータを送出し、折
返されて来たデータと比較することにより、各
DCEC群制御部の交換機本体からの試験が可能と
なる。
して用いた場合の実施例を示す。いま送信データ
SDの１つのチヤネルに対する回線制御データ
LCDによつて実装位置１１を指定すると、その
チヤネルのデータはこの試験用折返し信号路を経
由して再びDCEC群制御部へ入力し、受信データ
RDとして多重されて受信データバツフアRDBへ
送られる。この機能を用いて、交換機本体から、
各DCEC群の折返し信号路へデータを送出し、折
返されて来たデータと比較することにより、各
DCEC群制御部の交換機本体からの試験が可能と
なる。
第３図で、送信データSDおよび受信データRD
の各チヤネルはデータ８ビツトから成るのに対し
て、回線制御データLCDは４ビツトしか使用し
ていない。この空いている位置を利用して各
DCECへ制御データを送りDCECのさまざまな制
御を行うことができる。
の各チヤネルはデータ８ビツトから成るのに対し
て、回線制御データLCDは４ビツトしか使用し
ていない。この空いている位置を利用して各
DCECへ制御データを送りDCECのさまざまな制
御を行うことができる。
第９図には、DCEC内に折返し信号路と、加入
者線からのデータか折返し信号路かのどちらか一
方を選択する選択回路を受信回路の加入者線側に
設け、さらにこの選択回路を回線制御データ
LCDの空き位置を利用して制御できるようにし
て、各DCECの交換機本体からの試験ができる様
にした実施例を示す。
者線からのデータか折返し信号路かのどちらか一
方を選択する選択回路を受信回路の加入者線側に
設け、さらにこの選択回路を回線制御データ
LCDの空き位置を利用して制御できるようにし
て、各DCECの交換機本体からの試験ができる様
にした実施例を示す。
第１０図にはDCECから加入者線への出口に試
験器への引込回路を設け、この引込回路を同様に
回線制御データLCDの空き位置を利用して制御
できるようにして、各DCECおよび加入者線の自
動試験ができるようにした実施例を示す。
験器への引込回路を設け、この引込回路を同様に
回線制御データLCDの空き位置を利用して制御
できるようにして、各DCECおよび加入者線の自
動試験ができるようにした実施例を示す。
本発明は、以上説明したように、一対の送信デ
ータバツフアと受信データバツフアに対して回線
制御メモリLCMを置き、この回線制御メモリ
LCMは一対のデータバツフアと対応するDCEC
群の間のデータの送受に同期して読出され、その
データの各チヤネルに対して１つのDCECを選択
する。さらにこの回線制御メモリLCMの内容は
交換機本体から任意に制御可能であるので、融通
性のあるDCECの実装位置の割当が可能となる。
特に速度の異るDCECが混在している場合DCEC
群内の実装位置の効率的な利用をはかることがで
きる。また複数のDCECが一つのハードウエアと
してまとまつている場合のDCECの無駄のない利
用が可能となる。
ータバツフアと受信データバツフアに対して回線
制御メモリLCMを置き、この回線制御メモリ
LCMは一対のデータバツフアと対応するDCEC
群の間のデータの送受に同期して読出され、その
データの各チヤネルに対して１つのDCECを選択
する。さらにこの回線制御メモリLCMの内容は
交換機本体から任意に制御可能であるので、融通
性のあるDCECの実装位置の割当が可能となる。
特に速度の異るDCECが混在している場合DCEC
群内の実装位置の効率的な利用をはかることがで
きる。また複数のDCECが一つのハードウエアと
してまとまつている場合のDCECの無駄のない利
用が可能となる。
さらに、回線制御データLCDによつて指定可
能なDCEC番号に余裕があり、実際に実装される
DCECの数よりも大きい場合には、その余裕を利
用しDCEC群に試験用折返し信号路を設け、
DCEC群制御部の交換機本体からの試験が可能と
なる。
能なDCEC番号に余裕があり、実際に実装される
DCECの数よりも大きい場合には、その余裕を利
用しDCEC群に試験用折返し信号路を設け、
DCEC群制御部の交換機本体からの試験が可能と
なる。
さらに回線制御データLCDによつてDCEC群に
送ることのできる情報量に余裕がありDCEC番号
以外の制御情報を送ることができる場合には、こ
の余裕を利用して各DCECの自動折返し試験、自
動引込試験等が可能となる。
送ることのできる情報量に余裕がありDCEC番号
以外の制御情報を送ることができる場合には、こ
の余裕を利用して各DCECの自動折返し試験、自
動引込試験等が可能となる。
第１図は本発明の一実施例を示す交換機のブロ
ツク図。第２図は第１図中の幾つかの信号の様子
を示すタイミングチヤート。第３図はさらにその
一部を拡大したタイミングチヤート。第４図は第
１図の例から１つのDCEC群を取出し、その群内
のDCECが総て同一のDCECから成る場合の構成
例を示すブロツク図。第５図はその信号の様子を
示すタイミングチヤート。第６図は群内のDCEC
が２種類のDCECから成る場合の構成例を示すブ
ロツク図。第７図はその信号の様子を示すタイミ
ングチヤート。第８図はDCECの空き番号を利用
して試験用折返し信号路を設けた例。第９図は回
線制御データLCDの空き情報位置を利用して
DCEC内に設けた折返し信号路と加入者線の選択
回路を制御して、交換機本体よりDCECの折返し
試験ができるようにした例。第１０図は同じく空
き情報位置を利用してDCEC内に設けた試験器へ
の引込回路を制御してDCECの自動引込試験がで
きるようにした例。 SDB……送信データバツフア、RDB……受信
データバツフア、LCM……回線制御メモリ、SD
……送信データ、RD……受信データ、LCD……
回線制御データ、DCEC……局側回線終端装置、
CAM……チヤネル割当メモリ、MA……メモリア
ドレス、HWSD……ハイウエイ送信データ、
HWRD……ハイウエイ受信データ、１０CTR…
…10進カウンタ、CH……チヤネル。
ツク図。第２図は第１図中の幾つかの信号の様子
を示すタイミングチヤート。第３図はさらにその
一部を拡大したタイミングチヤート。第４図は第
１図の例から１つのDCEC群を取出し、その群内
のDCECが総て同一のDCECから成る場合の構成
例を示すブロツク図。第５図はその信号の様子を
示すタイミングチヤート。第６図は群内のDCEC
が２種類のDCECから成る場合の構成例を示すブ
ロツク図。第７図はその信号の様子を示すタイミ
ングチヤート。第８図はDCECの空き番号を利用
して試験用折返し信号路を設けた例。第９図は回
線制御データLCDの空き情報位置を利用して
DCEC内に設けた折返し信号路と加入者線の選択
回路を制御して、交換機本体よりDCECの折返し
試験ができるようにした例。第１０図は同じく空
き情報位置を利用してDCEC内に設けた試験器へ
の引込回路を制御してDCECの自動引込試験がで
きるようにした例。 SDB……送信データバツフア、RDB……受信
データバツフア、LCM……回線制御メモリ、SD
……送信データ、RD……受信データ、LCD……
回線制御データ、DCEC……局側回線終端装置、
CAM……チヤネル割当メモリ、MA……メモリア
ドレス、HWSD……ハイウエイ送信データ、
HWRD……ハイウエイ受信データ、１０CTR…
…10進カウンタ、CH……チヤネル。
Claims (1)
- 【特許請求の範囲】 １ 通話路を構成する複数の局側回線終端装置
（DCEC）群とこの局側回線終端装置（DCEC）
群のそれぞれに対応して置かれたバツフアメモリ
との間で送信データおよび受信データの転送を複
数ビツト単位で時分割多重し、信号を複数ビツト
単位で時分割交換を行う回線データ交換方式にお
いて、 上記送信データおよび受信データの多重およ
び／または分配を上記バツフアメモリに対応して
置かれた回線制御メモリからの時分割多重データ
に同期して読出される局側回線終端装置群内の収
容位置を示す情報に従つて行い、 上記バツフアメモリ間のデータ転送は交換機が
呼対応に持つ接続情報に従つて行う ことを特徴とする時分割データ交換方式。 ２ 収容位置を示す情報として収容されてない位
置の番号が局側回線終端装置群に送られたとき
に、その局側回線終端装置群内でその収容位置を
示す情報に対応するデータを折返し送信するよう
に制御する。 ことを特徴とする特許請求の範囲第１項記載の
時分割回線データ交換方式。 ３ 収容位置を示す情報に試験用の制御情報を付
加し、この制御情報に従う試験を行う ことを特徴とする特許請求の範囲第１項記載の
時分割回線データ交換方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2691380A JPS56122550A (en) | 1980-03-03 | 1980-03-03 | Data switching system for time division circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2691380A JPS56122550A (en) | 1980-03-03 | 1980-03-03 | Data switching system for time division circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56122550A JPS56122550A (en) | 1981-09-26 |
| JPS6144427B2 true JPS6144427B2 (ja) | 1986-10-02 |
Family
ID=12206447
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2691380A Granted JPS56122550A (en) | 1980-03-03 | 1980-03-03 | Data switching system for time division circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56122550A (ja) |
-
1980
- 1980-03-03 JP JP2691380A patent/JPS56122550A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56122550A (en) | 1981-09-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4791629A (en) | Communications switching system | |
| AU567034B2 (en) | Method and apparatus for the connection of a closed ring through a telephone exchange | |
| US4257119A (en) | PCM switching system for wide and narrow band signals | |
| US3963870A (en) | Time-division multiplex switching system | |
| CA1237188A (en) | Time division switching system control arrangement and method | |
| KR870700200A (ko) | 분산제어 스위칭 시스템 및 시스템의 통신 선로 확립방법 | |
| US6064670A (en) | Matrix for switching between two multiplex groups | |
| US5146455A (en) | Wide range mixed rate TDM bus using a multiple of time slot interchange circuit switches | |
| JPS598120B2 (ja) | デイジタルスイツチング装置 | |
| EP0206641A2 (en) | Telecommunications exchanges | |
| EP0378122A1 (en) | Parallel time slot interchanger matrix and switch block module for use therewith | |
| US5260937A (en) | Power conserving technique for a communications terminal time slot interchanger | |
| US3832492A (en) | Pcm switching network providing interleaving of outgoing and incoming samples to a store during each time slot | |
| US4500991A (en) | Circuit arrangement for the control of the transmission of digital signals, particularly PCM-signals, between stations of a time division multiplex telecommunication network particularly PCM-time division multiplex telecommunication network | |
| IE50757B1 (en) | Digital telecommunications switching network with in-built fault identification | |
| US5214638A (en) | Digital communication electrical/optical access node having buffer memory matrix for switchable multi-channel bidirectional transmission | |
| JP2889027B2 (ja) | 時分割スイッチ及びかかるスイッチを構成する接続モジュール | |
| CA2018068C (en) | Distribution mechanism for establishing communications between user interfaces of a communication system | |
| US3935391A (en) | Time division multiplex switching system | |
| US4564937A (en) | Remote data link address sequencer and a memory arrangement for accessing and storing digital data | |
| US4811332A (en) | Apparatus and method for TDM data switching | |
| EP0103437A2 (en) | Improvements in or relating to digital electronic switching systems | |
| KR830008576A (ko) | 모듀울 전송통신을 위한 인터페이스 장치 | |
| KR0147503B1 (ko) | Tec 연동시험이 가능한 타임스위치장치 | |
| KR910009992B1 (ko) | 디지탈전기통신 교환시스템용 교환장치 |