JPS6145241B2 - - Google Patents
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- JPS6145241B2 JPS6145241B2 JP53097233A JP9723378A JPS6145241B2 JP S6145241 B2 JPS6145241 B2 JP S6145241B2 JP 53097233 A JP53097233 A JP 53097233A JP 9723378 A JP9723378 A JP 9723378A JP S6145241 B2 JPS6145241 B2 JP S6145241B2
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- Japan
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- circuit
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- Train Traffic Observation, Control, And Security (AREA)
- Safety Devices In Control Systems (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は車両の多重系自動運転装置に係り、特
に、車両におけるシステムの信頼性の向上を図る
に最適な車両の多重系自動運転装置に関する。
に、車両におけるシステムの信頼性の向上を図る
に最適な車両の多重系自動運転装置に関する。
従来、車両における自動運転装置は一重系で構
成されていたために、システムの信頼性向上およ
び稼動率の向上に限度があつた。
成されていたために、システムの信頼性向上およ
び稼動率の向上に限度があつた。
このため、一般に自動運転装置が搭載された車
両には、必ず、運転士が居り、こられの限度に対
して、システムダウン時には、この運転士がバツ
クアツプし、手動運転により、運行の乱れを極力
少なくすることで運用されていた。
両には、必ず、運転士が居り、こられの限度に対
して、システムダウン時には、この運転士がバツ
クアツプし、手動運転により、運行の乱れを極力
少なくすることで運用されていた。
本発明の目的は、自動運転装置を多重化し常時
並列運転しつつ相互に故障チエツクを行つて信頼
性と稼動率の向上を図る車両の多重系自動運転装
置を提供するにある。
並列運転しつつ相互に故障チエツクを行つて信頼
性と稼動率の向上を図る車両の多重系自動運転装
置を提供するにある。
本発明は、従来の自動運転装置内の論理演算部
を多重構成とし、常時各系の演算出力を照査比較
し、出力に不一致が生じたときに相互にチエツク
信号を与えることにより故障検知し、故障した系
をシステムより分離し、残る正常系で運転続行が
行えるようにしたものである。
を多重構成とし、常時各系の演算出力を照査比較
し、出力に不一致が生じたときに相互にチエツク
信号を与えることにより故障検知し、故障した系
をシステムより分離し、残る正常系で運転続行が
行えるようにしたものである。
すなわち、本発明は、車両の自動運転制御機能
を有する論理演算部を多重系構成にして自動運転
を行う車両の多重系自動運転装置において、上記
多重系の全ての論理演算部の出力が一致するか否
かを検知する不一致検知回路と、該回路が不一致
を検出したとき全ての系の全入力をオン（一定電
圧印加）状態にする第１の手段と、該全入力状態
と予め設定記憶されている全入力オン状態チエツ
クパターンとを各系毎に比較照合し両者が全系に
おいて一致するとき全ての系の全出力をオン状態
にし比較照合して両者が不一致の系があると当該
系を他の系より切離す第２の手段と、該全出力オ
ン状態を検知したとき上記多重系の全ての系の全
入力をオフ（入力全部零）状態にする第３の手段
と、該全入力オフ状態と予め設定記憶されている
全入力オフ状態チエツクパターンとを各系毎に比
較照合し両者が全系において一致するとき全ての
系の出力をオフ状態にし比較照合して両者が不一
致の系があると当該系を他の系より切離す第４の
手段とを設けたことを特徴とするものである。
を有する論理演算部を多重系構成にして自動運転
を行う車両の多重系自動運転装置において、上記
多重系の全ての論理演算部の出力が一致するか否
かを検知する不一致検知回路と、該回路が不一致
を検出したとき全ての系の全入力をオン（一定電
圧印加）状態にする第１の手段と、該全入力状態
と予め設定記憶されている全入力オン状態チエツ
クパターンとを各系毎に比較照合し両者が全系に
おいて一致するとき全ての系の全出力をオン状態
にし比較照合して両者が不一致の系があると当該
系を他の系より切離す第２の手段と、該全出力オ
ン状態を検知したとき上記多重系の全ての系の全
入力をオフ（入力全部零）状態にする第３の手段
と、該全入力オフ状態と予め設定記憶されている
全入力オフ状態チエツクパターンとを各系毎に比
較照合し両者が全系において一致するとき全ての
系の出力をオフ状態にし比較照合して両者が不一
致の系があると当該系を他の系より切離す第４の
手段とを設けたことを特徴とするものである。
第１図は本発明の実施例を示すブロツク図であ
る。
る。
第１図に示す例は、２重系で入力線数を３回線
として場合である。２重系の自動運転装置は論理
演算部１，２、不一致検知回路３、リレー４，
５、出力オン検知回路６，７、リレー回路８，
９、出力オフ検知回路１０，１１、アンド回路１
２，１３より構成されている。この論理演算部
１，２は各々マイクロコンピユータによつて構成
されており、それぞれが自動運転装置を構成して
おり、自動運転演算機能を有している。したがつ
てこの論理演算部１，２は１重系の場合、それ単
独で自動運転装置を構成しており本実施例の場合
にも複数の出力が一致している正常時には、自動
運転に必要な機能（定速運転制御、定位置停止制
御機能等車両の自動制御機能）処理を行う。ま
た、本実施例における論理演算部１，２は出力情
報に不一致が生じた時には、本来の自動運転機能
を一時（0.5〜1sec）停止させ、故障チエツクプ
ログラム処理を行う。一般に入力回路、出力回路
の故障には導通（ON）状態の故障と非導通
（OFF）状態の故障の２つのモードがある。した
がつて、自動運転装置などの入力回路および出力
回路の部品が短絡（ON）や開放（OFF）の故障
があるため、必ず故障チエツクする場合には２つ
のモードについてチエツクしなければならない。
このことからON、OFFのチエツクが入力回路、
出力回路の短絡・オープン故障検出に有効な手段
となる。
として場合である。２重系の自動運転装置は論理
演算部１，２、不一致検知回路３、リレー４，
５、出力オン検知回路６，７、リレー回路８，
９、出力オフ検知回路１０，１１、アンド回路１
２，１３より構成されている。この論理演算部
１，２は各々マイクロコンピユータによつて構成
されており、それぞれが自動運転装置を構成して
おり、自動運転演算機能を有している。したがつ
てこの論理演算部１，２は１重系の場合、それ単
独で自動運転装置を構成しており本実施例の場合
にも複数の出力が一致している正常時には、自動
運転に必要な機能（定速運転制御、定位置停止制
御機能等車両の自動制御機能）処理を行う。ま
た、本実施例における論理演算部１，２は出力情
報に不一致が生じた時には、本来の自動運転機能
を一時（0.5〜1sec）停止させ、故障チエツクプ
ログラム処理を行う。一般に入力回路、出力回路
の故障には導通（ON）状態の故障と非導通
（OFF）状態の故障の２つのモードがある。した
がつて、自動運転装置などの入力回路および出力
回路の部品が短絡（ON）や開放（OFF）の故障
があるため、必ず故障チエツクする場合には２つ
のモードについてチエツクしなければならない。
このことからON、OFFのチエツクが入力回路、
出力回路の短絡・オープン故障検出に有効な手段
となる。
この論理演算部１，２の両出力を相互に照合す
るのが不一致検知回路３であり、並列運転されて
いる両系の動作を常時チエツクしている。両系の
出力に不一致があると、不一致検知回路３が検知
指令を出力する。
るのが不一致検知回路３であり、並列運転されて
いる両系の動作を常時チエツクしている。両系の
出力に不一致があると、不一致検知回路３が検知
指令を出力する。
この不一致検知回路３から不一致の検知指令が
出力されるとリレー４，５が励磁される。この不
一致の検知指令の出力によつて故障チエツクが開
示される。すなわち、このリレー４，５が励磁さ
れるとリレー接点が動作し、入力線の全てに電圧
Ｖが印加されるように切換る。この状態は、入力
線の全てに強制的に電圧Ｖが印加され、全入力情
報有り（入力情報が全部“１”）の状態を意味し
ている。このチエツク状態に合せチエツクパター
ンは各入力線に対応して全部“１”のデジタルパ
ターン信号が論理演算部１，２の内部に設けられ
ている。このリレー４，５の励磁により動作する
リレー接点によつて入力される入力情報（入力線
数全部“１”の情報）は、論理演算部１，２に取
り込まれ、この論理演算部１，２において、内部
に設けられている前記チエツクパターンと全入力
情報の取込信号とが照合される。この照合の結
果、チエツクパターンと全入力情報の取込信号と
が各々一致し、両者が完全に一致したときに、こ
の論理演算部１，２に入力されている入力情報を
一時的に論理演算部１，２より出力し、この出力
が全部ON状態であるかどうか出力オン検知回路
６，７によつて検知する。
出力されるとリレー４，５が励磁される。この不
一致の検知指令の出力によつて故障チエツクが開
示される。すなわち、このリレー４，５が励磁さ
れるとリレー接点が動作し、入力線の全てに電圧
Ｖが印加されるように切換る。この状態は、入力
線の全てに強制的に電圧Ｖが印加され、全入力情
報有り（入力情報が全部“１”）の状態を意味し
ている。このチエツク状態に合せチエツクパター
ンは各入力線に対応して全部“１”のデジタルパ
ターン信号が論理演算部１，２の内部に設けられ
ている。このリレー４，５の励磁により動作する
リレー接点によつて入力される入力情報（入力線
数全部“１”の情報）は、論理演算部１，２に取
り込まれ、この論理演算部１，２において、内部
に設けられている前記チエツクパターンと全入力
情報の取込信号とが照合される。この照合の結
果、チエツクパターンと全入力情報の取込信号と
が各々一致し、両者が完全に一致したときに、こ
の論理演算部１，２に入力されている入力情報を
一時的に論理演算部１，２より出力し、この出力
が全部ON状態であるかどうか出力オン検知回路
６，７によつて検知する。
この出力オン検知回路６，７によつて論理演算
部１，２から出力される出力が全てONであると
検知されると、検知信号が出力され、リレー８，
９が励磁される。このリレー８，９の励磁によつ
てリレー接点が動作し、入力電圧Ｖが接地され、
入力線の全てがアース電圧となるように切換る。
この状態は入力線の全てに強制的に電圧零が印加
され、全入力情報無し（入力情報全部“０”）の
状態を意味している。これによつて、入力、出力
回路のOFFチエツクが開示される。このチエツ
ク状態に合せチエツクパターンは各入力線に対応
して全部“０”のデジタルパターン信号が用いら
れている。リレー８，９の励磁により動作するリ
レー接点によつて入力される入力情報（入力線数
全部“０”の情報）は全て論理演算部１，２に取
り込まれ、この論理演算部１，２において、内部
に設けられているチエツクパターンと全入力情報
の取込信号とが照合される。この照合の結果、チ
エツクパターンと全入力情報の取込信号とが各々
一致し、両者が完全に一致したときに、この論理
演算部１，２に入力されている入力情報（“０”
情報）を一時的に論理演算部１，２より出力す
る。この出力の全てがOFFになつたことの検出
は出力オフ検知回路１０，１１により行い、これ
らの出力と出力オン検知回路６，７の出力を系ご
とに設けられたアンド回路１２，１３による論理
積を故障検知信号として用いる。つまり、出力オ
ン検知回路６，７、ならびに出力オフ検知回路１
０，１１の両方が正常に検知作動した系を正常で
あると判断できる。また、出力オン検知回路ある
いは出力オフ検知回路のいずれか、あるいは双方
が正常に動作しない場合は故障と判断できる。
部１，２から出力される出力が全てONであると
検知されると、検知信号が出力され、リレー８，
９が励磁される。このリレー８，９の励磁によつ
てリレー接点が動作し、入力電圧Ｖが接地され、
入力線の全てがアース電圧となるように切換る。
この状態は入力線の全てに強制的に電圧零が印加
され、全入力情報無し（入力情報全部“０”）の
状態を意味している。これによつて、入力、出力
回路のOFFチエツクが開示される。このチエツ
ク状態に合せチエツクパターンは各入力線に対応
して全部“０”のデジタルパターン信号が用いら
れている。リレー８，９の励磁により動作するリ
レー接点によつて入力される入力情報（入力線数
全部“０”の情報）は全て論理演算部１，２に取
り込まれ、この論理演算部１，２において、内部
に設けられているチエツクパターンと全入力情報
の取込信号とが照合される。この照合の結果、チ
エツクパターンと全入力情報の取込信号とが各々
一致し、両者が完全に一致したときに、この論理
演算部１，２に入力されている入力情報（“０”
情報）を一時的に論理演算部１，２より出力す
る。この出力の全てがOFFになつたことの検出
は出力オフ検知回路１０，１１により行い、これ
らの出力と出力オン検知回路６，７の出力を系ご
とに設けられたアンド回路１２，１３による論理
積を故障検知信号として用いる。つまり、出力オ
ン検知回路６，７、ならびに出力オフ検知回路１
０，１１の両方が正常に検知作動した系を正常で
あると判断できる。また、出力オン検知回路ある
いは出力オフ検知回路のいずれか、あるいは双方
が正常に動作しない場合は故障と判断できる。
したがつて、故障と判断されると、故障系シス
テムを切離し正常系のシステムを稼動させれば、
ATOによる運転続行が行えることになる。
テムを切離し正常系のシステムを稼動させれば、
ATOによる運転続行が行えることになる。
第２図は本発明のチエツクフローチヤートであ
る。ここに示すものは、１系と２系の自動運転装
置の出力情報が常に同一のものが出力されている
か否かをチエツクするものであり、もし両系の出
力情報が一致しているときは、このチエツクルー
チンは動作せず、両系の出力情報はAND論理
（OR論理又は待機予備）としてどちらか１系の出
力情報のみが負荷を制御するように制御されてい
る。
る。ここに示すものは、１系と２系の自動運転装
置の出力情報が常に同一のものが出力されている
か否かをチエツクするものであり、もし両系の出
力情報が一致しているときは、このチエツクルー
チンは動作せず、両系の出力情報はAND論理
（OR論理又は待機予備）としてどちらか１系の出
力情報のみが負荷を制御するように制御されてい
る。
またもし、両系の出力情報の不一致がこのチエ
ツクルーチンにより検出されると、このチエツク
ルーチンが動作する。まず、不一致が検知される
と、すなわち、出力情報に不一致が生じた時は、
入力情報が異常でおかしな出力情報を出したの
か、出力回路が異常で出力情報に不一致が生じた
のか不明である。そこで、まず両系の全入力情報
を強制的に、入力情報有り状態（入力情報全部
“１”の状態）すなわちON動作（リレー４，５の
接点をONし電圧Ｖを印加する）に構成し、全入
力情報を各論理演算部に取り込む。この論理演算
部１，２には予め全入力情報有りの場合のチエツ
クパターン（例えば、全部“１”のデジタルパタ
ーン信号）がメモリされており、このチエツクパ
ターンと入力情報とを比較照合する。この照合の
結果すでに取り込んだ全入力情報が一致すれば、
該当自動運転装置の入力回路および取り込み処理
演算系統がON動作に正常であると判断され、こ
の時は、このチエツクルーチンより、強制的に出
力部を全てON動作させる。この時、全出力部が
完全に動作したか否かをチエツクし、完全にON
動作したことが検知されると、この検知結果によ
り、再度両系の全入力情報を強制的に全入力情報
無し状態（リレー８，９の接点をONし、全部
“０”の状態）に構成する。このときの全入力情
報を各論理演算部で取り込むとこの取り込んだ結
果、正常時は、各論理演算部内には、全入力情報
無しが入力データとして取り込まれる。この取り
込んだデータと、予め各論理演算部のメモリ内に
記憶されている全入力情報無しとなるべきチエツ
クパターンと比較照合する。この照合の結果すで
に取り込んだ全入力情報が一致すれば、該当自動
運転装置の入力回路および取り込み処理演算系統
がOFF動作に正常であると判断し、この時は、
このチエツクルーチンより、強制的に出力部をす
べてOFF動作させる。この時、全出力部が完全
に動作したか否かをチエツクし、完全にOFF動
作が検知されると、前記より、自動運転装置の入
力部論理演算部および出力部のON動作および
OFF動作が正常であることが検知される。この
様に、ON動作およびOFF動作が両方とも正常で
あることが確認された系が、正常であると判断さ
れる。また、このON動作およびOFF動作が両方
とも正常と確認されないときは、その系は入力
部、論理演算処理部および出力部のいずれかが故
障と判断され、両系の内、故障と判断された系が
システムより切離される。
ツクルーチンにより検出されると、このチエツク
ルーチンが動作する。まず、不一致が検知される
と、すなわち、出力情報に不一致が生じた時は、
入力情報が異常でおかしな出力情報を出したの
か、出力回路が異常で出力情報に不一致が生じた
のか不明である。そこで、まず両系の全入力情報
を強制的に、入力情報有り状態（入力情報全部
“１”の状態）すなわちON動作（リレー４，５の
接点をONし電圧Ｖを印加する）に構成し、全入
力情報を各論理演算部に取り込む。この論理演算
部１，２には予め全入力情報有りの場合のチエツ
クパターン（例えば、全部“１”のデジタルパタ
ーン信号）がメモリされており、このチエツクパ
ターンと入力情報とを比較照合する。この照合の
結果すでに取り込んだ全入力情報が一致すれば、
該当自動運転装置の入力回路および取り込み処理
演算系統がON動作に正常であると判断され、こ
の時は、このチエツクルーチンより、強制的に出
力部を全てON動作させる。この時、全出力部が
完全に動作したか否かをチエツクし、完全にON
動作したことが検知されると、この検知結果によ
り、再度両系の全入力情報を強制的に全入力情報
無し状態（リレー８，９の接点をONし、全部
“０”の状態）に構成する。このときの全入力情
報を各論理演算部で取り込むとこの取り込んだ結
果、正常時は、各論理演算部内には、全入力情報
無しが入力データとして取り込まれる。この取り
込んだデータと、予め各論理演算部のメモリ内に
記憶されている全入力情報無しとなるべきチエツ
クパターンと比較照合する。この照合の結果すで
に取り込んだ全入力情報が一致すれば、該当自動
運転装置の入力回路および取り込み処理演算系統
がOFF動作に正常であると判断し、この時は、
このチエツクルーチンより、強制的に出力部をす
べてOFF動作させる。この時、全出力部が完全
に動作したか否かをチエツクし、完全にOFF動
作が検知されると、前記より、自動運転装置の入
力部論理演算部および出力部のON動作および
OFF動作が正常であることが検知される。この
様に、ON動作およびOFF動作が両方とも正常で
あることが確認された系が、正常であると判断さ
れる。また、このON動作およびOFF動作が両方
とも正常と確認されないときは、その系は入力
部、論理演算処理部および出力部のいずれかが故
障と判断され、両系の内、故障と判断された系が
システムより切離される。
また、このチエツクルーチンが動作中、すなわ
ち、両系の出力情報に不一致が検知されると、こ
の検知情報により、出力部の最終出力線は、チエ
ツクルーチンが動作中の時間（例えば0.5〜1.0
秒）は一時的に出力部の最終出力線は開放し、チ
エツクルーチンで、自由に制御できるようにする
とともに、自動運転装置としては、車両制御を惰
行指令とし、運転そ害を与えないようにする。
尚、この出力線の扱いは実際の運転扱いにより大
いに左右されるため、ここでは、惰行指令を一例
として示した。
ち、両系の出力情報に不一致が検知されると、こ
の検知情報により、出力部の最終出力線は、チエ
ツクルーチンが動作中の時間（例えば0.5〜1.0
秒）は一時的に出力部の最終出力線は開放し、チ
エツクルーチンで、自由に制御できるようにする
とともに、自動運転装置としては、車両制御を惰
行指令とし、運転そ害を与えないようにする。
尚、この出力線の扱いは実際の運転扱いにより大
いに左右されるため、ここでは、惰行指令を一例
として示した。
このようにして、両系の故障検知を行なうこと
ができるので、車両の無人運転に於いては、信頼
性の高い２重系自動運転装置が構成できる。
ができるので、車両の無人運転に於いては、信頼
性の高い２重系自動運転装置が構成できる。
前記のチエツクルーチンは、ソフト的にもハー
ド的にも構成される。ソフト的には、故障検知器
を一種の計算機処理できるもので構成し、この中
に前記のチエツクルーチンをプログラム化して格
納し、処理させればよい。
ド的にも構成される。ソフト的には、故障検知器
を一種の計算機処理できるもので構成し、この中
に前記のチエツクルーチンをプログラム化して格
納し、処理させればよい。
第３図は本発明の実施例を示す具体的な回路図
である。第３図においては、論理演算部２０，２
１は共に同一機能を有するもので、両者により二
重系を構成している。入力線３０（D111〜D11n，
D121〜D12n）は各系の入力情報線であり、両系は
並列に接続されており、同一情報が両系に入力さ
れている。各系の出力には出力リレー５０が各出
力線数に対応して、それぞれRy11〜Ryn1および
Ry12〜Ryn2が接続され、出力リレーの動作機能
はRy11とRy12〜Ryn1とRyn2は全く同一の動作を
するものである。出力回路４０は、両系出力を
OR回路で構成した回路の１例を示す。この回路
は、例えば、１系が故障したときは、１系が故障
と検知され、２系が正常と検知された時は、１系
の回路は、リレー２０KRのブレーク接点で開放
されている。
である。第３図においては、論理演算部２０，２
１は共に同一機能を有するもので、両者により二
重系を構成している。入力線３０（D111〜D11n，
D121〜D12n）は各系の入力情報線であり、両系は
並列に接続されており、同一情報が両系に入力さ
れている。各系の出力には出力リレー５０が各出
力線数に対応して、それぞれRy11〜Ryn1および
Ry12〜Ryn2が接続され、出力リレーの動作機能
はRy11とRy12〜Ryn1とRyn2は全く同一の動作を
するものである。出力回路４０は、両系出力を
OR回路で構成した回路の１例を示す。この回路
は、例えば、１系が故障したときは、１系が故障
と検知され、２系が正常と検知された時は、１系
の回路は、リレー２０KRのブレーク接点で開放
されている。
チエツクルーチン回路６０は、不一致検知およ
び、出力回路が各系ともON動作したかOFF動作
したかをチエツクする回路である。すなわち、リ
レーSTRは両系の出力情報の不一致を検知する
回路であり、リレー１０KRおよびリレー２０KR
がONであるとき、各出力線ごとにリレー接点を
Ry11とRy12，Ry21とRy22……の如く直列接続
し、全体を縦続接続した回路に更にリレーSAR
を接続して構成されている。もし、両系の出力が
常に一致していればリレーSARは励磁されてい
るが、不一致になるとリレーSARはOFFとな
り、出力回路４０にVsを印加すると共に、論理
演算部２０，２１にチエツク信号としてのVsを
印加する。これにより全入力情報が強制的にON
となる。また、リレーCHON1、CHON2の閉回路
を構成する常閉接点SARもOFFとなる。両系の
出力が一致している場合はリレーCHON1と
CHON2とが励磁されるので、その接点
CHON11、CHON12がONし両リレーは自己保持さ
れる。この段階で論理演算部２０，２１にはリレ
ーCHON1、CHON2の各々に附属する接点
CHON12、CHONN22の各々がONすることによ
り、出力回路を強制的にOFF動作させる信号が
入力される。出力リレーの全てがOFF動作すれ
ば、リレー接点がCHON13、CHON23ならびに出
力リレーOFF接点を介してリレーCHOF1及び
CHOF2の各々が励磁される。同時にこれらリレ
ーは自己のリレー接点CHOF11，CHOF21をONさ
せて自己保持状態となる。この段階では
CHON1、CHOF1の両リレーが励磁されている状
態であるから、その接点CHON14，CHOF14が閉
じリレー１０KRが励磁され、同時に自己の接点
１０KR12をONし自己保持する。これは論理演算
部２０の場合であるが、論理演算部２１の場合も
同様にリレー２０KRを動作させるかどうかによ
り動作正常をチエツクする。以上はリレー
CHON1，CHOF1のいずれもが正常に動作した場
合であるが、一方（又は両方）が故障の場合はリ
レー１０KRが動作しないので故障と判断され
る。なお、リレー１０KR及び２０KRのいずれも
が正常であれば、不一致検出回路の閉回路形成
は、リレー接点１０KR11、２０KR11がOFFとな
ることにより断たれ、一回のチエツク作業は終了
する。
び、出力回路が各系ともON動作したかOFF動作
したかをチエツクする回路である。すなわち、リ
レーSTRは両系の出力情報の不一致を検知する
回路であり、リレー１０KRおよびリレー２０KR
がONであるとき、各出力線ごとにリレー接点を
Ry11とRy12，Ry21とRy22……の如く直列接続
し、全体を縦続接続した回路に更にリレーSAR
を接続して構成されている。もし、両系の出力が
常に一致していればリレーSARは励磁されてい
るが、不一致になるとリレーSARはOFFとな
り、出力回路４０にVsを印加すると共に、論理
演算部２０，２１にチエツク信号としてのVsを
印加する。これにより全入力情報が強制的にON
となる。また、リレーCHON1、CHON2の閉回路
を構成する常閉接点SARもOFFとなる。両系の
出力が一致している場合はリレーCHON1と
CHON2とが励磁されるので、その接点
CHON11、CHON12がONし両リレーは自己保持さ
れる。この段階で論理演算部２０，２１にはリレ
ーCHON1、CHON2の各々に附属する接点
CHON12、CHONN22の各々がONすることによ
り、出力回路を強制的にOFF動作させる信号が
入力される。出力リレーの全てがOFF動作すれ
ば、リレー接点がCHON13、CHON23ならびに出
力リレーOFF接点を介してリレーCHOF1及び
CHOF2の各々が励磁される。同時にこれらリレ
ーは自己のリレー接点CHOF11，CHOF21をONさ
せて自己保持状態となる。この段階では
CHON1、CHOF1の両リレーが励磁されている状
態であるから、その接点CHON14，CHOF14が閉
じリレー１０KRが励磁され、同時に自己の接点
１０KR12をONし自己保持する。これは論理演算
部２０の場合であるが、論理演算部２１の場合も
同様にリレー２０KRを動作させるかどうかによ
り動作正常をチエツクする。以上はリレー
CHON1，CHOF1のいずれもが正常に動作した場
合であるが、一方（又は両方）が故障の場合はリ
レー１０KRが動作しないので故障と判断され
る。なお、リレー１０KR及び２０KRのいずれも
が正常であれば、不一致検出回路の閉回路形成
は、リレー接点１０KR11、２０KR11がOFFとな
ることにより断たれ、一回のチエツク作業は終了
する。
リレー１０KR，２０KRのいずれもが正常であ
れば、接点１０KR13、２０KR13、１０KR14、２
０KR14のいずれもがONとなるため、Vsの電圧は
出力リレーの各接点に印加され、各ダイオードを
介して出される。ダイオードはOR回路を形成し
ているから、仮にどちらかの系が故障であつて
も、正常な系の出力が有効に機能する。
れば、接点１０KR13、２０KR13、１０KR14、２
０KR14のいずれもがONとなるため、Vsの電圧は
出力リレーの各接点に印加され、各ダイオードを
介して出される。ダイオードはOR回路を形成し
ているから、仮にどちらかの系が故障であつて
も、正常な系の出力が有効に機能する。
以上より明らかなように本発明によれば、信頼
性の高い多重系自動運転装置が得られる。
性の高い多重系自動運転装置が得られる。
第１図は本発明の実施例を示すブロツク図、第
２図は本発明のチエツクフローチヤート、第３図
は本発明の具体的な実施例を示す回路図である。 １，２……論理演算部、３……不一致検出回
路、４，５，８，９……リレー、１０，１１……
出力オフ検知回路、１２，１３……アンド回路、
２０，２１……論理演算部、３０……入力線、４
０……出力回路、５０……出力リレー、６０……
チエツクルーチン回路。
２図は本発明のチエツクフローチヤート、第３図
は本発明の具体的な実施例を示す回路図である。 １，２……論理演算部、３……不一致検出回
路、４，５，８，９……リレー、１０，１１……
出力オフ検知回路、１２，１３……アンド回路、
２０，２１……論理演算部、３０……入力線、４
０……出力回路、５０……出力リレー、６０……
チエツクルーチン回路。
Claims (1)
- １ 車両の自動運転制御機能を有する論理演算部
を多重系構成にして自動運転を行う車両の多重系
自動運転装置において、上記多重系の全ての論理
演算部の出力が一致するか否かを検知する不一致
検知回路と、該回路が不一致を検出したとき全て
の系の全入力をオン（一定電圧印加）状態にする
第１の手段と、該全入力状態と予め設定記憶され
ている全入力オン状態チエツクパターンとを各系
毎に比較照合し両者が全系において一致するとき
全ての系の全出力をオン状態にし比較照合して両
者が不一致の系があると当該系を他の系より切離
す第２の手段と、該全出力オン状態を検知したと
き上記多重系の全ての系の全入力をオフ（入力全
部零）状態にする第３の手段と、該全入力オフ状
態と予め設定記憶されている全入力オフ状態チエ
ツクパターンとを各系毎に比較照合し両者が全系
において一致するとき全ての系の出力をオフ状態
にし比較照合して両者が不一致の系があると当該
系を他の系より切離す第４の手段とを設けたこと
を特徴とする車両の多重系自動運転装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9723378A JPS5525622A (en) | 1978-08-11 | 1978-08-11 | Multiisystem automatic operation device for vehicle |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9723378A JPS5525622A (en) | 1978-08-11 | 1978-08-11 | Multiisystem automatic operation device for vehicle |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5525622A JPS5525622A (en) | 1980-02-23 |
| JPS6145241B2 true JPS6145241B2 (ja) | 1986-10-07 |
Family
ID=14186894
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9723378A Granted JPS5525622A (en) | 1978-08-11 | 1978-08-11 | Multiisystem automatic operation device for vehicle |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5525622A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013109731A (ja) * | 2011-11-24 | 2013-06-06 | Denso Corp | 車両用制御装置 |
-
1978
- 1978-08-11 JP JP9723378A patent/JPS5525622A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5525622A (en) | 1980-02-23 |
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