JPS6145295A - Envelope control method - Google Patents
Envelope control methodInfo
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- JPS6145295A JPS6145295A JP59166949A JP16694984A JPS6145295A JP S6145295 A JPS6145295 A JP S6145295A JP 59166949 A JP59166949 A JP 59166949A JP 16694984 A JP16694984 A JP 16694984A JP S6145295 A JPS6145295 A JP S6145295A
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- envelope
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- shift register
- level value
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.
Description
【発明の詳細な説明】
[発明の技術分野]
本発明は、電子楽器において、音量等のエンベロープ波
形を演奏者が作成する場合におけるエンベロープ制御方
式に関する。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to an envelope control method used when a performer creates an envelope waveform of a volume or the like in an electronic musical instrument.
[従来技術とその問題点]
従来、楽音の要素を制御する信号をプログラムできる電
子楽器として、所定の波形データに演奏者が任意に作成
した音量用のエンベロープデータを乗算させて楽音信号
を得、楽音を発生させるものがある。[Prior art and its problems] Conventionally, as an electronic musical instrument in which signals for controlling musical tone elements can be programmed, a musical tone signal is obtained by multiplying predetermined waveform data by volume envelope data arbitrarily created by the performer. There are things that generate musical sounds.
しかして、上記のように演奏者がエンベロープ波形を作
成できる従来の電子楽器では、一般に折線形エンベロー
プ発生器を使用してエンベロープデータを発生するよう
にして−いる。しかしながら、上記折線形エンベロープ
発生器は、折線数が予め決められており、全ての折線の
パラメータを設定しなければエンベロープデータを発生
することができず、非常に不便であった。例えば2折線
しか必要のないエンベロープ波形を作成する場合でも、
4折線エンベO−ブ発生器が使用されていれば、全部で
8つのパラメータを設定しなければならず、その設定操
作が非常に面倒であった。Therefore, in conventional electronic musical instruments in which the performer can create an envelope waveform as described above, a folded linear envelope generator is generally used to generate envelope data. However, in the folded linear envelope generator, the number of folded lines is determined in advance, and envelope data cannot be generated unless parameters for all folded lines are set, which is very inconvenient. For example, when creating an envelope waveform that only requires a bifold line,
If a four-fold line envelope generator was used, a total of eight parameters would have to be set, making the setting operation very troublesome.
[発明の目的]
本発明は上記の点に鑑みてなされたもので、任7 意折
線数のパラメータを設定してそれに対するエンベロープ
データを発生させることができるエンベロープ制御方式
を提供することを目的とする。[Object of the Invention] The present invention has been made in view of the above points, and an object of the present invention is to provide an envelope control method that can set a parameter for an arbitrary number of fold lines and generate envelope data corresponding to the parameter. do.
[発明の要点]
本発明は、折線エンベロープ発生器に対して最終折線を
示すポインタを設け、使用者がそのポインタ内容を変更
することにより、エンベロープ波形の折線数を任意に設
定できるようにしたものである。[Summary of the Invention] The present invention provides a pointer indicating the final broken line in the broken line envelope generator, and allows the user to arbitrarily set the number of broken lines in the envelope waveform by changing the contents of the pointer. It is.
[発明の実施例]
以下、図面を参照して本発明の一実施例を説明する。第
1図は電子楽器の主要部の概略構成を示すブロック図で
ある。同図において、1はCPUで、このCPU1には
鍵盤及び各種設定スイッチからなるキーボードKB、最
終折線のステップ例。[Embodiment of the Invention] Hereinafter, an embodiment of the present invention will be described with reference to the drawings. FIG. 1 is a block diagram showing a schematic configuration of the main parts of an electronic musical instrument. In the figure, 1 is a CPU, and this CPU 1 includes a keyboard KB consisting of a keyboard and various setting switches, and an example of the steps of the final fold line.
えば第1ないし第8のステップを指定するためのポイン
タ2、折線のパラメータ例えば第1ないし第8のチャン
ネルのパラメータが書込まれるRAM゛3、楽音の基本
波形を記憶しているROM4、詳細を後述するエンベロ
ープ発生器5が接続される。このエンベロープ発生器5
は、例えば4折線までの、つまり、1〜8ステツプのエ
ンベロープを発生する。また、上記CPLJ1は、内部
に最終折線に対するデータ設定用メモリを備え、このメ
モリに第3図に示す1〜8チヤンネルのパラメータ、つ
まり、最終ステップ数1〜8、レートバリュー(レート
の傾き) 「−1ΔRKIJ、レベルバリュー「0」が
予め書込まれている。しかして、上記CPU1は、ポイ
ンタ2によって指定される最終折線のパラメータを内部
メモリから読出し、レジスタ6を介して上記エンベロー
プ発生器5へ出力する。更に、このエンベロープ発生器
5には、cpuiの指令によってRAM3から読出され
る折線のパラメータが入力される。そして、上記エンベ
ロープ発生器5から出力されるエンベロープデータは、
EXP、(イクスポーネンシャル)ROM7へ送られて
そのアドレスを指定する。そして、このEXP、ROM
7から読出されるデータは、上記波形ROM4から読出
される波形データと共に乗算器8に送られて乗算され、
その乗算結果がD/A変換器9へ送られる。このD/A
変換器9は、入力されるデジタルデータをアナログデー
タに変換し、アンプ10を介してスピーカ11へ出力す
る。For example, a pointer 2 for specifying the first to eighth steps, a RAM 3 in which broken line parameters, for example parameters of the first to 8th channels, are written, a ROM 4 that stores the basic waveform of musical tones, and details. An envelope generator 5, which will be described later, is connected. This envelope generator 5
generates, for example, an envelope up to a 4-fold line, that is, 1 to 8 steps. The CPLJ 1 is also equipped with a memory for setting data for the final broken line, and this memory stores the parameters of channels 1 to 8 shown in FIG. −1ΔRKIJ, level value “0” is written in advance. The CPU 1 then reads the parameters of the final broken line designated by the pointer 2 from the internal memory and outputs them to the envelope generator 5 via the register 6. Furthermore, the parameters of the polygonal line read out from the RAM 3 in response to a command from the CPU are input to the envelope generator 5. The envelope data output from the envelope generator 5 is
EXP is sent to (exponential) ROM 7 and specifies its address. And this EXP, ROM
The data read from the waveform ROM 4 is sent to the multiplier 8 and multiplied together with the waveform data read from the waveform ROM 4.
The multiplication result is sent to the D/A converter 9. This D/A
The converter 9 converts the input digital data into analog data and outputs it to the speaker 11 via the amplifier 10.
次に第2図により上記エンベロープ発生器5の詳細につ
いて説明する。同図において、21は8ビツトのシフト
レジスタを8段、パラレルに接続したシフトレジスタ群
であり、トランスファゲート22を介してCPU1から
送られてくるレベルバリューLKがその1段目にパラレ
ルに入力される。Next, details of the envelope generator 5 will be explained with reference to FIG. In the figure, 21 is a shift register group in which eight stages of 8-bit shift registers are connected in parallel, and the level value LK sent from the CPU 1 via the transfer gate 22 is input in parallel to the first stage. Ru.
なお、上記−シフトレジスタ群21を8段のシフトレジ
スタにより構成したのは、8チャンネル分の楽音作成系
の存在と対応しており、また、後述する他のシフトレジ
スタ群についても同様である。The fact that the shift register group 21 is composed of eight stages of shift registers corresponds to the existence of a musical tone creation system for eight channels, and the same applies to other shift register groups to be described later.
そして、上記シフトレジスタ群21の1段目に入力した
レベルバリューLKは、次いで後段側にシフトされて8
段目から出力され、トランスファゲート23を介して1
段目に戻されると共に、コンパレータ24の入力端子す
に入力される。上記トランスファゲート22は、CPU
1から送られてくるプリセット信号がインバータ25を
介してゲートに入力されてオン・オフ制御され、また、
トランスファゲート23は上記プリセット信号が直接ゲ
ートに入力されてオン・オフ制御される。なお、このプ
リセット信号は、レベルバリューLKが送られてくる時
のみ0”レベルとなる。一方、シフトレジスタ群26に
は、CPU1からのレートバリューΔRにがトランスフ
ァゲート27を介して1段目に入力される。そして、こ
のシフトレジスタ群2θの8段目から出力されるデータ
は、トランスファゲート28を介して1段目に戻される
と共に、加減算器29の入力端子すに入力される。そし
て、上記トランスファゲート27.28は、上記プリセ
ット信号がインバータ30を介しであるいは直接ゲート
に入力されてオン・オフ制御される。また、上記加減算
器29の入力端子aには、シフトレジスタ31に記憶さ
れているカレントバリューが入力される。更に、上記加
減算器29は、制御端子5LJBにシフトレジスタ92
Bから出力されるレートバリューΔRKのMSBのデー
タ(レートの方向を示しているデータ)が減算指令とし
て入力され、この減算指令が“1″の時に減算を行ない
、“0”の時に加算を行なう。そして、この加減算器2
9は、その加減算結果をコンパレータ24の入力端子a
及び上記EXP、ROM7へ与えると共に、トランスフ
ァゲート32を介してシフトレジスタ31へ入力する。Then, the level value LK inputted to the first stage of the shift register group 21 is then shifted to the subsequent stage side and 8
It is output from the 1st stage and passes through the transfer gate 23.
The signal is returned to the first stage and is also input to the input terminal of the comparator 24. The transfer gate 22 is a CPU
A preset signal sent from 1 is input to the gate via an inverter 25 to control on/off, and
The transfer gate 23 is controlled to be turned on or off by inputting the preset signal directly to the gate. Note that this preset signal becomes 0" level only when the level value LK is sent. On the other hand, the rate value ΔR from the CPU 1 is sent to the shift register group 26 via the transfer gate 27 to the first stage. The data output from the eighth stage of the shift register group 2θ is returned to the first stage via the transfer gate 28, and is also input to the input terminal of the adder/subtractor 29. The transfer gates 27 and 28 are controlled on/off by the preset signals being inputted to the gates via the inverter 30 or directly.Furthermore, the input terminal a of the adder/subtractor 29 has the information stored in the shift register 31. Further, the adder/subtracter 29 inputs the shift register 92 to the control terminal 5LJB.
The MSB data (data indicating the rate direction) of the rate value ΔRK output from B is input as a subtraction command, and when this subtraction command is "1", subtraction is performed, and when it is "0", addition is performed. . And this adder/subtractor 2
9 inputs the addition/subtraction results to the input terminal a of the comparator 24.
and the EXP and ROM 7, and also input to the shift register 31 via the transfer gate 32.
上記トランスファゲート32は、上記コンパレータ24
の出力によってゲートがオン・オフ制御される。また、
上記コンパレータ24の制御端子には、上記シフトレジ
スタ群26から出力されるレートの方向データが入力さ
れる。上記コンパレータ24は、レートの方向データが
O”のときには、a<bならば1111、a≧bならば
0″を出力し、また、レートの方向データが1”のとき
には、a〉bならば“1”、a≦bならば0″を出力す
る。そして、上記コンパレータ24の出力信号は、上記
したトランスフ1ゲート32及びCPU1へ送られる。The transfer gate 32 is connected to the comparator 24
The gate is controlled on/off by the output of . Also,
The rate direction data output from the shift register group 26 is input to the control terminal of the comparator 24 . When the rate direction data is O'', the comparator 24 outputs 1111 if a<b, and 0'' if a≧b, and when the rate direction data is 1'', if a>b If "1" and a≦b, output "0". The output signal of the comparator 24 is sent to the transfer 1 gate 32 and the CPU 1 described above.
第4図は、エンベロープの基本波形を示すもので、8個
の折線ステップからなっている。そして、上記エンベロ
ープの各ステップの終端A〜Hの高さはレベルバリュー
L1〜L7で、各レベルバリューLl−L7 illは
レートバリュー ΔR1〜ΔR8によって表現される。FIG. 4 shows the basic waveform of the envelope, which consists of eight broken line steps. The heights of the terminal ends A to H of each step of the envelope are level values L1 to L7, and each level value Ll-L7 ill is expressed by rate values ΔR1 to ΔR8.
第5図は上記RAM3に記憶されるエンベロープデータ
のデータ構成を示すもので、A〜Hは第4図のエンベロ
ープ波形の、各ステップ端部の点A〜Hに対応するデー
タ記憶部を表わし、それぞれ16ピツトの容態を有して
いる。そして、その上位8ビツトの中のMSBはレート
の方向(折゛線部の傾き方向)を示す1ビツトデータを
記憶し、“0”の時は上昇、′1”の時は下降を指示す
る。FIG. 5 shows the data structure of the envelope data stored in the RAM 3, where A to H represent data storage units corresponding to points A to H at the end of each step of the envelope waveform in FIG. Each has 16 pits. The MSB of the upper 8 bits stores 1-bit data indicating the direction of the rate (the direction of the slope of the curved line), and when it is "0" it instructs to rise, and when it is '1' it instructs to fall. .
次の7ビツトはレートバリューのデータ、更に、下位8
ピツト中のMSBを除く7ビツトのデータはレベルバリ
ューを示している。なお、上記レートの方向は、レベル
バリューの変化から自動的に決定される。The next 7 bits are rate value data, and the lower 8
The 7-bit data excluding the MSB in the pit indicates the level value. Note that the direction of the rate is automatically determined from changes in level value.
次に上記実施例の動作を説明する。まず、パワースイッ
チをオンした後、キーボードKBにおける所定のスイッ
チ操作によって音】のエンベロープ作成モードを設定す
る。更に、キーボードKBのスイッチ操作により、ポイ
ンタ2にエンベロープ波形の所望ステップ数を設定する
と共に、そのパラメータを入力する。例えば第5ステツ
プまでのエンベロープの作成を指定した場合であれば、
第5ステツプまでのパラメータを入力する。そして、上
記キーボードKBから入力設定されたパラメータは、R
AM3に書込まれる。上記のようにしてエンベロープ波
形に対するパラメータの設定を終了すれば1.以後は通
常の演奏操作により設定パラメータに応じてエンベロー
プ波形が作成される。すなわち、CPU1は、キーボー
ドKBにおいてキー操作が行なわれると、そのキー操作
に応じて波形ROM4をアクセスし、その基本波形を読
出して乗算器8に入力する。また同時にCPU1は、R
AM3をアクセスし、エンベロープ作成用のパラメータ
を第2図に詳細を示すエンベロープ発生!15に入力し
てエンベロープを発生させる。Next, the operation of the above embodiment will be explained. First, after turning on the power switch, set the envelope creation mode for the sound by operating a predetermined switch on the keyboard KB. Furthermore, by operating a switch on the keyboard KB, the desired number of steps of the envelope waveform is set in the pointer 2, and its parameters are input. For example, if you specify to create an envelope up to step 5,
Input the parameters up to the fifth step. Then, the parameters input and set from the keyboard KB are R
Written to AM3. After completing the parameter settings for the envelope waveform as described above, 1. Thereafter, an envelope waveform is created according to the set parameters through normal performance operations. That is, when a key operation is performed on the keyboard KB, the CPU 1 accesses the waveform ROM 4 in response to the key operation, reads out the basic waveform, and inputs it to the multiplier 8. At the same time, CPU1
Access AM3 and generate an envelope with the parameters for envelope creation detailed in Figure 2! 15 to generate an envelope.
まず、cpuiは、ポインタ2の設定値に応じてRAM
3から所定チャンネル数のデータ、つまり、この場合で
あれば第1ないし第5チヤンネルのレベルバリューL1
〜L5をシフトレジスタ群21に入力すると共に、レー
トバリューΔR1〜ΔRs及びレートの方向データをシ
フトレジスタ群26にプリセットし、更に、シフトレジ
スタ31をクリアする。また、CPU1は、ポインタ2
の設定内容に応じて内部メモリから対応するパラメータ
、すなわち、第5チヤンネルのパラメータを読出し、シ
フトレジスタ群21の第5チヤンネルのレベルバリュー
Lsを「0」に設定すると共に、シフトレジスタ群26
の第5チヤンネルに保持しているレートの方向データを
1″に書換え、レイトバリューΔR5を下降のデータに
変換する。上記シフトレジスタ群21にプリセットされ
たレベルバリューL1〜L5は、まず、第1チヤンネル
のデータがコンパレータ24の入力端子すに読出される
。また、シフトレジスタ群26にプリセットされたレイ
トバリューΔR1〜ΔRsは、第1チヤンネルのデータ
が加減算器29の入力端子すに入力される。また、この
加減算器29の入力端子aにはシフトレジスタ31に保
持されているカレントバリューが入力される。しかして
、上記加減算器29は、シフトレジスタ群26から与え
られるレートの方向データに応じて加算あるいは減算動
作を行なう。第1ステツプでは、エンベロープは上昇波
形を示すのでレートの方向データは“0”であり、加減
算器29は加算モードとなる。従って、加減算器29は
、シフトレジスタ31に保持されているカレントバリュ
ーとシフトレジスタ群26から出力されるレイトバリュ
ーとを加算する。この加減算器29の加算結果は、EX
P、ROM7へ送られると共に、コンパレータ24へ送
られる。このコンパレータ24は、入力端子a、bに入
力されるデータの大小を比較するが、制御端子に与えら
れるレートの方向データが0”の場合には、上記したよ
うにa<bならば1”a≧bならば“0″の信号を出力
する。最初、シフトレジスタ31がクリアされているの
で、エンベロープデータの発生を開始した時点では、加
減算器29の出力はシフトレジスタ群21の出力データ
より小さく、コンパレータ24から“1”信号が出力さ
れている。このためトランスファゲート32のゲートが
開かれ、加減算器29の出力がトランスファゲート32
を介してシフトレジスタ31に書込まれる。First, the cpui selects the RAM according to the setting value of pointer 2.
3 to the data of a predetermined number of channels, that is, in this case, the level value L1 of the first to fifth channels.
-L5 is input to the shift register group 21, rate values ΔR1 to ΔRs and rate direction data are preset to the shift register group 26, and the shift register 31 is cleared. In addition, CPU1 uses pointer 2
According to the settings of the shift register group 26, the corresponding parameter, that is, the parameter of the fifth channel, is read out from the internal memory, and the level value Ls of the fifth channel of the shift register group 21 is set to "0".
The rate direction data held in the fifth channel of is rewritten to 1'', and the rate value ΔR5 is converted to descending data. The data of the channel is read out to the input terminal of the comparator 24. Also, regarding the rate values ΔR1 to ΔRs preset in the shift register group 26, the data of the first channel is input to the input terminal of the adder/subtractor 29. Further, the current value held in the shift register 31 is inputted to the input terminal a of the adder/subtracter 29.The adder/subtracter 29 then receives the rate direction data given from the shift register group 26. Addition or subtraction operation is performed.In the first step, since the envelope shows a rising waveform, the rate direction data is "0" and the adder/subtractor 29 is in the addition mode. The held current value and the late value output from the shift register group 26 are added.The addition result of this adder/subtractor 29 is EX
P, is sent to the ROM 7, and is also sent to the comparator 24. This comparator 24 compares the magnitude of data input to input terminals a and b, but if the rate direction data given to the control terminal is 0'', if a<b as described above, then 1'' If a≧b, a signal of “0” is output. Initially, the shift register 31 is cleared, so at the time when envelope data generation starts, the output of the adder/subtractor 29 is smaller than the output data of the shift register group 21, and a "1" signal is output from the comparator 24. . Therefore, the gate of the transfer gate 32 is opened, and the output of the adder/subtractor 29 is transferred to the transfer gate 32.
The data is written into the shift register 31 via the .
このシフトレジスタ31に書込まれたデータは加減算器
29へ読出され、シフトレジスタ群26から出力されて
いる第1チヤンネルのレイトバリューと加算される。そ
して、この加減算器29の加算結果が上記したようにコ
ンパレータ24へ送られ、シフトレジスタ群21に保持
されているレベルバリューΔR1と比較される。上記の
ようにしてシフトレジスタ群26に保持されている第1
チヤンネルのレイトバリューΔR1がシフトレジスタ3
1に累積加算される。この結果、シフトレジスタ31の
保持データは、第4図に示すようにレベルバリューΔR
1の角度で上昇する。そして、シフトレジスタ31の保
持データがシフトレジスタ群21に保持されている第1
チヤンネルのレベルバリューL1に達すると、コンパレ
ータ24の出力が“0”となり、トランスファゲート3
2のゲートが閉じ、シフトレジスタ31へのデータ書込
みが禁止される。また、この時のコンパレータ24の出
力をCPLJIが検出し、シフトレジスタ群21に保持
されている第2チヤンネルのレベルバリューL2をコン
パレータ24へ読出すと共に、シフトレジスタ群26に
保持している第2チヤンネルのレイトバリューΔR2を
加減算器29に読出す。エンベロープの第2ステツプは
下降波形であり、レートの方向データが“1″となって
いる。このため加減算器29が減算のモードとなると共
に、コンパレータ24がa>bならば“1”、a≦bな
らば“0”の信号を出力するようになる。従って、この
第2チヤンネルでは、加減算器29において、シフトレ
ジスタ31の保持データからシフトレジスタ群26の第
2チヤンネルのレイトバリューΔR2が順次減算される
。そして、その減算結果が第2チヤンネルのレベルバリ
ューし2に達すると、コンパレータ24の出力が“0パ
となり、トランスファゲート32のゲートが閉じてシフ
トレジスタ31へのデータ書込みが禁止される。以下同
様にしてエンベロープが作成される。そして、エンベロ
ープがポインタ2によって指定されているステップすな
わち第5ステツプに達すると、シフトレジスタ群21か
らレベルバリューL5として「0」が読出されると共に
、シフトレジスタ群26からレイトバリューΔRs及び
レート方向データ“1”が読出される。このためエンベ
ロープは、第4図に破線で示すように第4ステツプの終
端り点、つまり、レベルバリューL4からレイトバリュ
ー[−ΔRsJの角度で更に下降を続ける。そして、シ
フトレジスタ31の内容が「0」になると、コンパレー
タ24の出力がO”となる。この状態をCPLllが検
出し、第5ステツプでエンベロープの作成処理を終了す
る。The data written in the shift register 31 is read out to the adder/subtractor 29 and added to the late value of the first channel output from the shift register group 26. Then, as described above, the addition result of the adder/subtracter 29 is sent to the comparator 24 and compared with the level value ΔR1 held in the shift register group 21. The first
The channel's late value ΔR1 is the shift register 3.
It is cumulatively added to 1. As a result, the data held in the shift register 31 has a level value ΔR as shown in FIG.
It rises at an angle of 1. Then, the data held in the shift register 31 is stored in the first shift register group 21.
When the channel level value L1 is reached, the output of the comparator 24 becomes "0" and the transfer gate 3
Gate No. 2 is closed, and data writing to the shift register 31 is prohibited. Further, the CPLJI detects the output of the comparator 24 at this time, reads out the level value L2 of the second channel held in the shift register group 21 to the comparator 24, and also reads out the level value L2 of the second channel held in the shift register group 26. The channel rate value ΔR2 is read out to the adder/subtractor 29. The second step of the envelope is a falling waveform, and the rate direction data is "1". Therefore, the adder/subtractor 29 enters the subtraction mode, and the comparator 24 outputs a signal of "1" if a>b and "0" if a≦b. Therefore, in this second channel, the late value ΔR2 of the second channel of the shift register group 26 is sequentially subtracted from the data held in the shift register 31 in the adder/subtractor 29. Then, when the subtraction result reaches the level value of the second channel 2, the output of the comparator 24 becomes "0", the gate of the transfer gate 32 is closed, and data writing to the shift register 31 is prohibited. When the envelope reaches the step specified by the pointer 2, that is, the fifth step, "0" is read out from the shift register group 21 as the level value L5, and the shift register group 26 The rate value ΔRs and the rate direction data "1" are read from. Therefore, the envelope continues to fall further from the end point of the fourth step, that is, level value L4, at an angle of late value [-ΔRsJ, as shown by the broken line in FIG. Then, when the contents of the shift register 31 become "0", the output of the comparator 24 becomes "O". This state is detected by the CPLll, and the envelope creation process is ended in the fifth step.
上記のようにしてエンベロープ発生器5から設定パラメ
ータに応じてエンベロープデータが出力され、EXP、
ROM7を介して乗算器8へ送られる。この乗算器8は
、上記エンベロープデータと波形ROM4からの基本波
形データとを乗算し、その乗算結果をD/A変換器9に
よりアナログデータに変換してアンプ10に入力する。As described above, envelope data is output from the envelope generator 5 according to the setting parameters, and EXP,
It is sent to the multiplier 8 via the ROM 7. The multiplier 8 multiplies the envelope data by the basic waveform data from the waveform ROM 4, converts the multiplication result into analog data by the D/A converter 9, and inputs the analog data to the amplifier 10.
このアンプ10は、入力された信号を増幅してスピーカ
11を駆動し、音響信号として出力する。This amplifier 10 amplifies the input signal, drives the speaker 11, and outputs it as an acoustic signal.
上記のようにポインタ2に対し、エンベロープのステッ
プ数を設定することにより、エンベロープの指定折線部
位において自動的にエンベロープ終了処理が行なわれる
。このため任意折線数のエンベロープ波形を容易に得る
ことができる。また、RAM3には前回設定したデータ
がそのまま保持されているので、前回設定したデータを
利用し、ポインタ2の設定内容のみを変えて所望折線数
のエンベロープを発生することもできる。By setting the number of envelope steps for the pointer 2 as described above, the envelope end process is automatically performed at the specified broken line portion of the envelope. Therefore, an envelope waveform with an arbitrary number of broken lines can be easily obtained. Further, since the data set last time is retained in the RAM 3, it is also possible to generate an envelope with a desired number of broken lines by using the data set last time and changing only the setting contents of the pointer 2.
上記のように折線数の設定が自由であるので、エンベロ
ープを任意の波形に設定することができる。例えば第6
図に示すようにエンベロープが急速に減衰するような波
形も作成することができる。Since the number of broken lines can be set freely as described above, the envelope can be set to any waveform. For example, the 6th
It is also possible to create a waveform with a rapidly decaying envelope as shown in the figure.
従来のエンベロープ発生器は、最高スピードのリリース
タイムを設定しても、クリック音がでないように予め設
定されているので、急速に減衰するエンベロープ波形を
作成することが困難である。Conventional envelope generators are preset so that there is no click sound even when the highest speed release time is set, making it difficult to create envelope waveforms that decay rapidly.
しかし、本発明では、折線数の設定が自由であるので、
例えば第6図に示すよ−うに第4チヤンネルのレイトバ
リューΔR4を大きな値に設定してエンベロープを「0
」レベル近傍まで急速に下降させ、その後、第6図に破
線で示すように第5チヤンネルでエンベローブの発生を
終了させることにより、急速に減衰するエンベロープ波
形を作成することができ、また、クリック音についても
必要は応じて容易に発生することができる。However, in the present invention, since the number of broken lines can be set freely,
For example, as shown in Figure 6, the rate value ΔR4 of the fourth channel is set to a large value, and the envelope is
” level, and then terminate the envelope generation in the fifth channel as shown by the broken line in Figure 6, it is possible to create a rapidly attenuating envelope waveform, and also produce a click sound. This can also easily occur if necessary.
なお、上記実施例では、CPtJlの内部メモリに第3
図に示す最終折線の処理データを記憶するようにしたが
、CPUIの外部にメモリを設けて記憶するようにして
もよい。In addition, in the above embodiment, the third
Although the processing data of the final broken line shown in the figure is stored, a memory may be provided outside the CPUI to store the processing data.
また、上記実施例では音量のエンベロープを発生する場
合について説明したが、その他、音高、音色のエンベロ
ープについても同様にして任意折線数の波形を作成し得
るものである。Further, in the above embodiment, a case has been described in which a volume envelope is generated, but waveforms having an arbitrary number of broken lines can be created similarly for pitch and timbre envelopes.
[発明の効果]
以上詳記したように本発明によれば、折線エンベロープ
発生器に対して最終折線を示すポインタを設け、使用者
がそのポインタの内容を変更できるようにしたので、ポ
インタ内容の設定によって任意折線数のエンベロープ波
形を作成することができる。このため楽音作成時におけ
る操作性を向上でき、特に折線数の少ない楽音を発生さ
せる場合に大きな効果を発揮することができる。また、
元のレベルバリューのデータはそのままとし、ポインタ
2の内容のみを変更して所望折線数のエンベロープを発
生することも可能である。[Effects of the Invention] As detailed above, according to the present invention, a pointer indicating the final fold line is provided in the fold line envelope generator, and the user can change the contents of the pointer. Envelope waveforms with any number of broken lines can be created depending on the settings. Therefore, the operability when creating a musical tone can be improved, and a great effect can be exhibited especially when generating a musical tone with a small number of broken lines. Also,
It is also possible to leave the original level value data as is and change only the contents of pointer 2 to generate an envelope with a desired number of broken lines.
図面は本発明の一実施例を示すもので、第1図は電子楽
肴の主要部の回路構成を示すブロック図、第2図は第1
図におけるエンベロープ発生器の詳細を示す回路構成図
、第3図はCPUの内部ROM記憶データを示す図1.
第4図はエンベロープの基本波形を示す図、第5図は第
1図におけるRAMの記憶データ構成例を示す図、第6
図はエンベロープ波形の作成例を示す図である。
1・・・CPLI、2・・・ポインタ、3・・・RAM
、4・・・波形ROM、5・・・エンベロープ発生器、
6・・・レジスタ、1・・・EXP、ROM、8・・・
乗算器、9・・・D/A−換器、10・・・アンプ、1
1・・・スピーカ、21・・・シフトレジスタ群、22
.23.27.28.32・・・トランスファゲート、
24・・・コンパレータ、26・・・シフトレジスタ群
、29・・・加減算器、31・・・シフトレジスタ。
出願人代理人 弁理士 鈴江武彦
第5図
1:\
第6図The drawings show one embodiment of the present invention, and FIG. 1 is a block diagram showing the circuit configuration of the main part of the electronic musical instrument, and FIG.
3 is a circuit configuration diagram showing the details of the envelope generator in the figure, and FIG. 3 is a circuit diagram showing the details of the envelope generator in FIG.
FIG. 4 is a diagram showing the basic waveform of the envelope, FIG. 5 is a diagram showing an example of the data structure stored in the RAM in FIG. 1, and FIG.
The figure shows an example of creating an envelope waveform. 1...CPLI, 2...Pointer, 3...RAM
, 4... Waveform ROM, 5... Envelope generator,
6...Register, 1...EXP, ROM, 8...
Multiplier, 9...D/A converter, 10...Amplifier, 1
1... Speaker, 21... Shift register group, 22
.. 23.27.28.32...Transfer gate,
24... Comparator, 26... Shift register group, 29... Addition/subtractor, 31... Shift register. Applicant's agent Patent attorney Takehiko Suzue Figure 5 1: \ Figure 6
Claims (1)
のポインタと、入力操作によりエンベロープの各チャン
ネルのレベルバリューが設定されるレベルバリュー記憶
手段と、入力操作によりエンベロープの各チャンネルの
レイトバリュー及びレートの方向データが設定されるレ
イトバリュー記憶手段と、上記ポインタの設定内容に応
じて上記レベルバリュー記憶手段及びレイトバリュー記
憶手段の対応チャンネルの内容を最終折線処理データに
書換える手段と、上記レベルバリュー記憶手段及びレイ
トバリュー記憶手段に記憶しているデータをチャンネル
順に読出し、各チャンネル毎に指定レイトバリューを指
定レベルバリューに達するまで累算してエンベロープデ
ータを発生する手段とを具備したことを特徴とするエン
ベロープ制御方式。A pointer for specifying the final broken line of the envelope that is set by an external operation, a level value storage means that sets the level value of each channel of the envelope by an input operation, and late value and rate direction data of each channel of the envelope by an input operation. is set, a means for rewriting the contents of the corresponding channels of the level value storage means and the late value storage means into final broken line processing data according to the setting contents of the pointer, the level value storage means and Envelope control characterized by comprising means for reading data stored in the late value storage means in channel order and accumulating specified late values for each channel until reaching a specified level value to generate envelope data. method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59166949A JPS6145295A (en) | 1984-08-09 | 1984-08-09 | Envelope control method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59166949A JPS6145295A (en) | 1984-08-09 | 1984-08-09 | Envelope control method |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6145295A true JPS6145295A (en) | 1986-03-05 |
Family
ID=15840617
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59166949A Pending JPS6145295A (en) | 1984-08-09 | 1984-08-09 | Envelope control method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6145295A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6325697A (en) * | 1986-07-18 | 1988-02-03 | 松下電器産業株式会社 | electronic musical instruments |
| JPS6463997A (en) * | 1987-07-13 | 1989-03-09 | Roland Kk | Envelope generator |
-
1984
- 1984-08-09 JP JP59166949A patent/JPS6145295A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6325697A (en) * | 1986-07-18 | 1988-02-03 | 松下電器産業株式会社 | electronic musical instruments |
| JPS6463997A (en) * | 1987-07-13 | 1989-03-09 | Roland Kk | Envelope generator |
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