JPS6145295A - エンベロ−プ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ 本発明は、電子楽器において、音量等のエンベロープ波
形を演奏者が作成する場合におけるエンベロープ制御方
式に関する。

［従来技術とその問題点］ 従来、楽音の要素を制御する信号をプログラムできる電
子楽器として、所定の波形データに演奏者が任意に作成
した音量用のエンベロープデータを乗算させて楽音信号
を得、楽音を発生させるものがある。

しかして、上記のように演奏者がエンベロープ波形を作
成できる従来の電子楽器では、一般に折線形エンベロー
プ発生器を使用してエンベロープデータを発生するよう
にして−いる。しかしながら、上記折線形エンベロープ
発生器は、折線数が予め決められており、全ての折線の
パラメータを設定しなければエンベロープデータを発生
することができず、非常に不便であった。例えば２折線
しか必要のないエンベロープ波形を作成する場合でも、
４折線エンベＯ−ブ発生器が使用されていれば、全部で
８つのパラメータを設定しなければならず、その設定操
作が非常に面倒であった。

［発明の目的］ 本発明は上記の点に鑑みてなされたもので、任７　意折
線数のパラメータを設定してそれに対するエンベロープ
データを発生させることができるエンベロープ制御方式
を提供することを目的とする。

［発明の要点］ 本発明は、折線エンベロープ発生器に対して最終折線を
示すポインタを設け、使用者がそのポインタ内容を変更
することにより、エンベロープ波形の折線数を任意に設
定できるようにしたものである。

［発明の実施例］ 以下、図面を参照して本発明の一実施例を説明する。第
１図は電子楽器の主要部の概略構成を示すブロック図で
ある。同図において、１はＣＰＵで、このＣＰＵ１には
鍵盤及び各種設定スイッチからなるキーボードＫＢ、最
終折線のステップ例。

えば第１ないし第８のステップを指定するためのポイン
タ２、折線のパラメータ例えば第１ないし第８のチャン
ネルのパラメータが書込まれるＲＡＭ゛３、楽音の基本
波形を記憶しているＲＯＭ４、詳細を後述するエンベロ
ープ発生器５が接続される。このエンベロープ発生器５
は、例えば４折線までの、つまり、１〜８ステツプのエ
ンベロープを発生する。また、上記ＣＰＬＪ１は、内部
に最終折線に対するデータ設定用メモリを備え、このメ
モリに第３図に示す１〜８チヤンネルのパラメータ、つ
まり、最終ステップ数１〜８、レートバリュー（レート
の傾き）　「−１ΔＲＫＩＪ、レベルバリュー「０」が
予め書込まれている。しかして、上記ＣＰＵ１は、ポイ
ンタ２によって指定される最終折線のパラメータを内部
メモリから読出し、レジスタ６を介して上記エンベロー
プ発生器５へ出力する。更に、このエンベロープ発生器
５には、ｃｐｕｉの指令によってＲＡＭ３から読出され
る折線のパラメータが入力される。そして、上記エンベ
ロープ発生器５から出力されるエンベロープデータは、
ＥＸＰ、（イクスポーネンシャル）ＲＯＭ７へ送られて
そのアドレスを指定する。そして、このＥＸＰ、ＲＯＭ
７から読出されるデータは、上記波形ＲＯＭ４から読出
される波形データと共に乗算器８に送られて乗算され、
その乗算結果がＤ／Ａ変換器９へ送られる。このＤ／Ａ
変換器９は、入力されるデジタルデータをアナログデー
タに変換し、アンプ１０を介してスピーカ１１へ出力す
る。

次に第２図により上記エンベロープ発生器５の詳細につ
いて説明する。同図において、２１は８ビツトのシフト
レジスタを８段、パラレルに接続したシフトレジスタ群
であり、トランスファゲート２２を介してＣＰＵ１から
送られてくるレベルバリューＬＫがその１段目にパラレ
ルに入力される。

なお、上記−シフトレジスタ群２１を８段のシフトレジ
スタにより構成したのは、８チャンネル分の楽音作成系
の存在と対応しており、また、後述する他のシフトレジ
スタ群についても同様である。

そして、上記シフトレジスタ群２１の１段目に入力した
レベルバリューＬＫは、次いで後段側にシフトされて８
段目から出力され、トランスファゲート２３を介して１
段目に戻されると共に、コンパレータ２４の入力端子す
に入力される。上記トランスファゲート２２は、ＣＰＵ
１から送られてくるプリセット信号がインバータ２５を
介してゲートに入力されてオン・オフ制御され、また、
トランスファゲート２３は上記プリセット信号が直接ゲ
ートに入力されてオン・オフ制御される。なお、このプ
リセット信号は、レベルバリューＬＫが送られてくる時
のみ０”レベルとなる。一方、シフトレジスタ群２６に
は、ＣＰＵ１からのレートバリューΔＲにがトランスフ
ァゲート２７を介して１段目に入力される。そして、こ
のシフトレジスタ群２θの８段目から出力されるデータ
は、トランスファゲート２８を介して１段目に戻される
と共に、加減算器２９の入力端子すに入力される。そし
て、上記トランスファゲート２７．２８は、上記プリセ
ット信号がインバータ３０を介しであるいは直接ゲート
に入力されてオン・オフ制御される。また、上記加減算
器２９の入力端子ａには、シフトレジスタ３１に記憶さ
れているカレントバリューが入力される。更に、上記加
減算器２９は、制御端子５ＬＪＢにシフトレジスタ９２
Ｂから出力されるレートバリューΔＲＫのＭＳＢのデー
タ（レートの方向を示しているデータ）が減算指令とし
て入力され、この減算指令が“１″の時に減算を行ない
、“０”の時に加算を行なう。そして、この加減算器２
９は、その加減算結果をコンパレータ２４の入力端子ａ
及び上記ＥＸＰ、ＲＯＭ７へ与えると共に、トランスフ
ァゲート３２を介してシフトレジスタ３１へ入力する。

上記トランスファゲート３２は、上記コンパレータ２４
の出力によってゲートがオン・オフ制御される。また、
上記コンパレータ２４の制御端子には、上記シフトレジ
スタ群２６から出力されるレートの方向データが入力さ
れる。上記コンパレータ２４は、レートの方向データが
Ｏ”のときには、ａ＜ｂならば１１１１、ａ≧ｂならば
０″を出力し、また、レートの方向データが１”のとき
には、ａ〉ｂならば“１”、ａ≦ｂならば０″を出力す
る。そして、上記コンパレータ２４の出力信号は、上記
したトランスフ１ゲート３２及びＣＰＵ１へ送られる。

第４図は、エンベロープの基本波形を示すもので、８個
の折線ステップからなっている。そして、上記エンベロ
ープの各ステップの終端Ａ〜Ｈの高さはレベルバリュー
Ｌ１〜Ｌ７で、各レベルバリューＬｌ−Ｌ７　ｉｌｌは
レートバリュー　ΔＲ１〜ΔＲ８によって表現される。

第５図は上記ＲＡＭ３に記憶されるエンベロープデータ
のデータ構成を示すもので、Ａ〜Ｈは第４図のエンベロ
ープ波形の、各ステップ端部の点Ａ〜Ｈに対応するデー
タ記憶部を表わし、それぞれ１６ピツトの容態を有して
いる。そして、その上位８ビツトの中のＭＳＢはレート
の方向（折゛線部の傾き方向）を示す１ビツトデータを
記憶し、“０”の時は上昇、′１”の時は下降を指示す
る。

次の７ビツトはレートバリューのデータ、更に、下位８
ピツト中のＭＳＢを除く７ビツトのデータはレベルバリ
ューを示している。なお、上記レートの方向は、レベル
バリューの変化から自動的に決定される。

次に上記実施例の動作を説明する。まず、パワースイッ
チをオンした後、キーボードＫＢにおける所定のスイッ
チ操作によって音】のエンベロープ作成モードを設定す
る。更に、キーボードＫＢのスイッチ操作により、ポイ
ンタ２にエンベロープ波形の所望ステップ数を設定する
と共に、そのパラメータを入力する。例えば第５ステツ
プまでのエンベロープの作成を指定した場合であれば、
第５ステツプまでのパラメータを入力する。そして、上
記キーボードＫＢから入力設定されたパラメータは、Ｒ
ＡＭ３に書込まれる。上記のようにしてエンベロープ波
形に対するパラメータの設定を終了すれば１．以後は通
常の演奏操作により設定パラメータに応じてエンベロー
プ波形が作成される。すなわち、ＣＰＵ１は、キーボー
ドＫＢにおいてキー操作が行なわれると、そのキー操作
に応じて波形ＲＯＭ４をアクセスし、その基本波形を読
出して乗算器８に入力する。また同時にＣＰＵ１は、Ｒ
ＡＭ３をアクセスし、エンベロープ作成用のパラメータ
を第２図に詳細を示すエンベロープ発生！１５に入力し
てエンベロープを発生させる。

まず、ｃｐｕｉは、ポインタ２の設定値に応じてＲＡＭ
３から所定チャンネル数のデータ、つまり、この場合で
あれば第１ないし第５チヤンネルのレベルバリューＬ１
〜Ｌ５をシフトレジスタ群２１に入力すると共に、レー
トバリューΔＲ１〜ΔＲｓ及びレートの方向データをシ
フトレジスタ群２６にプリセットし、更に、シフトレジ
スタ３１をクリアする。また、ＣＰＵ１は、ポインタ２
の設定内容に応じて内部メモリから対応するパラメータ
、すなわち、第５チヤンネルのパラメータを読出し、シ
フトレジスタ群２１の第５チヤンネルのレベルバリュー
Ｌｓを「０」に設定すると共に、シフトレジスタ群２６
の第５チヤンネルに保持しているレートの方向データを
１″に書換え、レイトバリューΔＲ５を下降のデータに
変換する。上記シフトレジスタ群２１にプリセットされ
たレベルバリューＬ１〜Ｌ５は、まず、第１チヤンネル
のデータがコンパレータ２４の入力端子すに読出される
。また、シフトレジスタ群２６にプリセットされたレイ
トバリューΔＲ１〜ΔＲｓは、第１チヤンネルのデータ
が加減算器２９の入力端子すに入力される。また、この
加減算器２９の入力端子ａにはシフトレジスタ３１に保
持されているカレントバリューが入力される。しかして
、上記加減算器２９は、シフトレジスタ群２６から与え
られるレートの方向データに応じて加算あるいは減算動
作を行なう。第１ステツプでは、エンベロープは上昇波
形を示すのでレートの方向データは“０”であり、加減
算器２９は加算モードとなる。従って、加減算器２９は
、シフトレジスタ３１に保持されているカレントバリュ
ーとシフトレジスタ群２６から出力されるレイトバリュ
ーとを加算する。この加減算器２９の加算結果は、ＥＸ
Ｐ、ＲＯＭ７へ送られると共に、コンパレータ２４へ送
られる。このコンパレータ２４は、入力端子ａ、ｂに入
力されるデータの大小を比較するが、制御端子に与えら
れるレートの方向データが０”の場合には、上記したよ
うにａ＜ｂならば１”ａ≧ｂならば“０″の信号を出力
する。最初、シフトレジスタ３１がクリアされているの
で、エンベロープデータの発生を開始した時点では、加
減算器２９の出力はシフトレジスタ群２１の出力データ
より小さく、コンパレータ２４から“１”信号が出力さ
れている。このためトランスファゲート３２のゲートが
開かれ、加減算器２９の出力がトランスファゲート３２
を介してシフトレジスタ３１に書込まれる。

このシフトレジスタ３１に書込まれたデータは加減算器
２９へ読出され、シフトレジスタ群２６から出力されて
いる第１チヤンネルのレイトバリューと加算される。そ
して、この加減算器２９の加算結果が上記したようにコ
ンパレータ２４へ送られ、シフトレジスタ群２１に保持
されているレベルバリューΔＲ１と比較される。上記の
ようにしてシフトレジスタ群２６に保持されている第１
チヤンネルのレイトバリューΔＲ１がシフトレジスタ３
１に累積加算される。この結果、シフトレジスタ３１の
保持データは、第４図に示すようにレベルバリューΔＲ
１の角度で上昇する。そして、シフトレジスタ３１の保
持データがシフトレジスタ群２１に保持されている第１
チヤンネルのレベルバリューＬ１に達すると、コンパレ
ータ２４の出力が“０”となり、トランスファゲート３
２のゲートが閉じ、シフトレジスタ３１へのデータ書込
みが禁止される。また、この時のコンパレータ２４の出
力をＣＰＬＪＩが検出し、シフトレジスタ群２１に保持
されている第２チヤンネルのレベルバリューＬ２をコン
パレータ２４へ読出すと共に、シフトレジスタ群２６に
保持している第２チヤンネルのレイトバリューΔＲ２を
加減算器２９に読出す。エンベロープの第２ステツプは
下降波形であり、レートの方向データが“１″となって
いる。このため加減算器２９が減算のモードとなると共
に、コンパレータ２４がａ＞ｂならば“１”、ａ≦ｂな
らば“０”の信号を出力するようになる。従って、この
第２チヤンネルでは、加減算器２９において、シフトレ
ジスタ３１の保持データからシフトレジスタ群２６の第
２チヤンネルのレイトバリューΔＲ２が順次減算される
。そして、その減算結果が第２チヤンネルのレベルバリ
ューし２に達すると、コンパレータ２４の出力が“０パ
となり、トランスファゲート３２のゲートが閉じてシフ
トレジスタ３１へのデータ書込みが禁止される。以下同
様にしてエンベロープが作成される。そして、エンベロ
ープがポインタ２によって指定されているステップすな
わち第５ステツプに達すると、シフトレジスタ群２１か
らレベルバリューＬ５として「０」が読出されると共に
、シフトレジスタ群２６からレイトバリューΔＲｓ及び
レート方向データ“１”が読出される。このためエンベ
ロープは、第４図に破線で示すように第４ステツプの終
端り点、つまり、レベルバリューＬ４からレイトバリュ
ー［−ΔＲｓＪの角度で更に下降を続ける。そして、シ
フトレジスタ３１の内容が「０」になると、コンパレー
タ２４の出力がＯ”となる。この状態をＣＰＬｌｌが検
出し、第５ステツプでエンベロープの作成処理を終了す
る。

上記のようにしてエンベロープ発生器５から設定パラメ
ータに応じてエンベロープデータが出力され、ＥＸＰ、
ＲＯＭ７を介して乗算器８へ送られる。この乗算器８は
、上記エンベロープデータと波形ＲＯＭ４からの基本波
形データとを乗算し、その乗算結果をＤ／Ａ変換器９に
よりアナログデータに変換してアンプ１０に入力する。

このアンプ１０は、入力された信号を増幅してスピーカ
１１を駆動し、音響信号として出力する。

上記のようにポインタ２に対し、エンベロープのステッ
プ数を設定することにより、エンベロープの指定折線部
位において自動的にエンベロープ終了処理が行なわれる
。このため任意折線数のエンベロープ波形を容易に得る
ことができる。また、ＲＡＭ３には前回設定したデータ
がそのまま保持されているので、前回設定したデータを
利用し、ポインタ２の設定内容のみを変えて所望折線数
のエンベロープを発生することもできる。

上記のように折線数の設定が自由であるので、エンベロ
ープを任意の波形に設定することができる。例えば第６
図に示すようにエンベロープが急速に減衰するような波
形も作成することができる。

従来のエンベロープ発生器は、最高スピードのリリース
タイムを設定しても、クリック音がでないように予め設
定されているので、急速に減衰するエンベロープ波形を
作成することが困難である。

しかし、本発明では、折線数の設定が自由であるので、
例えば第６図に示すよ−うに第４チヤンネルのレイトバ
リューΔＲ４を大きな値に設定してエンベロープを「０
」レベル近傍まで急速に下降させ、その後、第６図に破
線で示すように第５チヤンネルでエンベローブの発生を
終了させることにより、急速に減衰するエンベロープ波
形を作成することができ、また、クリック音についても
必要は応じて容易に発生することができる。

なお、上記実施例では、ＣＰｔＪｌの内部メモリに第３
図に示す最終折線の処理データを記憶するようにしたが
、ＣＰＵＩの外部にメモリを設けて記憶するようにして
もよい。

また、上記実施例では音量のエンベロープを発生する場
合について説明したが、その他、音高、音色のエンベロ
ープについても同様にして任意折線数の波形を作成し得
るものである。

［発明の効果］ 以上詳記したように本発明によれば、折線エンベロープ
発生器に対して最終折線を示すポインタを設け、使用者
がそのポインタの内容を変更できるようにしたので、ポ
インタ内容の設定によって任意折線数のエンベロープ波
形を作成することができる。このため楽音作成時におけ
る操作性を向上でき、特に折線数の少ない楽音を発生さ
せる場合に大きな効果を発揮することができる。また、
元のレベルバリューのデータはそのままとし、ポインタ
２の内容のみを変更して所望折線数のエンベロープを発
生することも可能である。

【図面の簡単な説明】

図面は本発明の一実施例を示すもので、第１図は電子楽
肴の主要部の回路構成を示すブロック図、第２図は第１
図におけるエンベロープ発生器の詳細を示す回路構成図
、第３図はＣＰＵの内部ＲＯＭ記憶データを示す図１．
第４図はエンベロープの基本波形を示す図、第５図は第
１図におけるＲＡＭの記憶データ構成例を示す図、第６
図はエンベロープ波形の作成例を示す図である。 １・・・ＣＰＬＩ、２・・・ポインタ、３・・・ＲＡＭ
、４・・・波形ＲＯＭ、５・・・エンベロープ発生器、
６・・・レジスタ、１・・・ＥＸＰ、ＲＯＭ、８・・・
乗算器、９・・・Ｄ／Ａ−換器、１０・・・アンプ、１
１・・・スピーカ、２１・・・シフトレジスタ群、２２
．２３．２７．２８．３２・・・トランスファゲート、
２４・・・コンパレータ、２６・・・シフトレジスタ群
、２９・・・加減算器、３１・・・シフトレジスタ。 出願人代理人　弁理士　鈴江武彦 第５図 １：＼ 第６図

Claims (1)

【特許請求の範囲】
1. 外部操作により設定されるエンベロープ最終折線指定用
   のポインタと、入力操作によりエンベロープの各チャン
   ネルのレベルバリューが設定されるレベルバリュー記憶
   手段と、入力操作によりエンベロープの各チャンネルの
   レイトバリュー及びレートの方向データが設定されるレ
   イトバリュー記憶手段と、上記ポインタの設定内容に応
   じて上記レベルバリュー記憶手段及びレイトバリュー記
   憶手段の対応チャンネルの内容を最終折線処理データに
   書換える手段と、上記レベルバリュー記憶手段及びレイ
   トバリュー記憶手段に記憶しているデータをチャンネル
   順に読出し、各チャンネル毎に指定レイトバリューを指
   定レベルバリューに達するまで累算してエンベロープデ
   ータを発生する手段とを具備したことを特徴とするエン
   ベロープ制御方式。