JPS6145300A - 音発生方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は音発生方法、特に周期波形と雑音波形とを任意
に発生することの可能な改良された音発生方法に関する
。

［背景技術］ 従来より電子的に音を発生する音発生回路が周知であり
、今日各種用途に幅広く用いられている。

この音発生回路は、必要に応じて電子的に各種擬音を発
生可能とするため、任意の周波数及び形状の波形を発生
する周期波形発生回路と、任意の周波数の雑音波形を出
力する雑音波形回路とを含む。

そして、周期波形発生回路からは、任意の異なる周期波
形を出力し所望の擬音を出力することができ、例えばビ
デオゲーム機械等に６５いては、その内容に応じた各種
の擬音を発生することができる。

また、前記雑音波形回路は、雑音音源として乱数を発生
させ、この乱数に基づきランダムな波形の雑音信号を出
力し、必要に応じて打楽器の音やゲームの効果音等を発
生させることが可能となる。

従って、この従来の音発生回路によれば、周期波形発生
回路と、雑音波形発生回路とを必要に応じて選択使用す
ることにより、所望の擬音及び雑音を発生させることが
可能となる。

［発明が解決しようとする問題点］ しかし、従来の音発生回路は、このような周期波形発生
回路と雑音波形発生回路とをそれぞれ独立して設けてい
るため、回路の部品点数が多くなり、装置全体が複雑か
つ高価なものとなるという欠点があった。

〔発明の目的〕

本発明は、このような従来の課題に鑑みなされたもので
あり、その目的は、周期波形の発生に用いる回路と雑音
波形の発生に用いる回路の一部を共用することにより、
回路全体の集積度を高め、低コスト化を図ることを可能
とする音発生方法を提供することにある。

［問題点を解決するための手段及び作用コ竹記目的を達
成するため、本発明の方法は、加算器及び累算メモリを
含む累算器により外部入力を順次累算し、累算値に基づ
き波形メモリに記録された任意の波形データを順次読出
し周期波形を出力する周期波形発生動作と、 加算器及び乱数値メモリを含みシフトレジスタとして機
能するシフト回路の出力を帰還回路を用いてｌｌｌ′ｉ
Ａ信号に変換し前記加算器のキャリー入力端子にフィー
ドバック入力し、乱数値メモリ内に所定の乱数を発生さ
せ、このようにして得られた乱数に基づき前記波形メモ
リから波形データをランダムに読出し雑音波形を出力す
る雑音波形発生動作と、 を異なるタイミングで任意に行い、同一の加算器及び波
形メモリを用いて周期波形発生動作及び雑音波形発生動
作を行うことを特徴とする。

以上の構成とすることにより、本発明によれば、周期波
形の発生及び雑音波形の発生を少ない部品点数で行うこ
とが司能となり、このｓｉ！ｉ果回路全回路全体度を高
め、低コスト化を図ることが可能となる。

［実施例］ 次に本発明の音発生方法のＩＢ適な実施例を図面に絋づ
き設明する。

（Ａ）周期波形　ケ回　の処理 まず、本発明の音発生方法において用いられる周期波形
発生回路の原理について説明する。

第１？Ｉには周期波形発生回路の好適な実施例が示され
ており、実施例の周期波形発生回路は、波形メモリ４０
内に予め記憶された複数の波形から任意の波形を所望周
期で読み出すことにより、任意の周波数及び形状の波形
を発付するものである。

周知のように、一般の波形は、波形（状）、繰返し周波
数（周１１］）及び振幅の３要素を右し、これらいずれ
かが相違すれば異なる波形となり、例えば擬音の場合、
音色、音程及び音圧が異なって現出する。なお、前記周
波数には初期位相も含まれる。

以上の３要素に対応して、実施例の波形党外回路におい
ても各要素の任意指定が行われ、波形メモリ４０に記憶
された波形の種類の選択によって波形状が定まり、また
この選択された波形の読み出し分周比の設定によって、
周波数（周期Ｊ３よび初期位相）が定まる。そして、こ
れら波形状と周波数とがデジタル的に特定された後に、
その振幅が設定される。

実施例の周期波形発生回路において、特徴的なことは、
波形の選択と読み出し分周比が別個に処理されているこ
とであり、特に読み出し分周比しよ読み出し周波数（周
期）を外部より入力するのみで任意の周波数を設定〒り
能であり、波形メ′Ｌす４０の記憶データが限られた噛
であるにも関わらず多数の波形を発生し得る利点がある
。

以ド、本実施例の周期波形発生回路の詳細を説明する。

実施例において、波形メ七り４０はＲＯＭ又はＲＡＭ等
を用いて形成されており、その内部には複数の波形が記
憶されている。表１には波形メＥす４０１Ｃ５ｌされた
波形の−・例が示されている。

このようにして波形メモリ４０内に記憶された波形は、
波形選択メｔす４２から供給され、かつ４ビツトの数値
データをもって１，１４成された波形ナンバーＳにより
選択され、選択された波形は１波長分のデータとして出
力される。

このような１波長分のデータの読み出しは、周期アドレ
ス出ノＪ回路４３から供給されるサンプリングアドレス
信号に基づき波形データを順次所定のサンプリング周期
で読み出し出力することにより行われる。

実施例において、この周期アドレス出力回路４３は、周
波数メモリ４４、累算メモリ４６及び加算器４８により
構成され、前述した波形メモリ４０から選択出力される
波形の読み出し周期は、周波数メモリ４４から供給され
る周波数データＦによって定められる。

なお、この読み出し周波数の初期位相は、本幹メモリ４
６内に図示しない初期位相設定回路により書込み記憶さ
れている。

すなわち、実施例の回路は、ＶＡ幹ツメモリ４６加算器
４８とにより累算器を構成し、加介器４８により周波数
メｔす４４から供給される周波数データドと累算メモリ
４６内に累亦記憶されている累算値Ｂとを加幹し、ライ
トパルスＷＰの入力があれば新たな累算値として累算メ
モリ４６のメモリ内容を更新する更新動作を行う。従っ
て、累計メモリ４６内の累算データＢはライトパルスＷ
Ｐが供給される度に、周波数メモリ４４から供給される
周波数データＦだけ順次増加することになる。

そして、この周期波形光４［回路は、前記更新動作が行
われる度にＴｓ、算メ（巴り４６内に；ＩＩ込まれた新
たな累幹データＢをサンプリングアドレス信号として波
形メモリ４０に供給する。そして、波形ナンバーＳによ
り選択された波形から、累計データ已によって特定され
る波形データを読み出すザンブリング動作を行う。

なお、実施例の周期波形発生回路における回路各部のビ
ット数を例示すれば、周波数精度をもたせる意味から、
周波数データＦを２０ビツト、累算値Ｂを２１ビツトに
設定している。しかし、累算値Ｂによって選択される波
形データは、２２Ｉワードものビット邑は必要でないの
で、Ｂのし位５ビットのみ（Ｂを２　”　−’　＝　６
５５３６テＷＪ　ッで小数点以Ｆを切捨てた値）をナン
７リングアドレス情報、すなわち位相角情報として用い
ている。従って、波形メモリ４０から読出される波形デ
ータは２’＝３２ワードとなる。そして、このようにし
て読み出される各ワードが波形の振幅を示す。

波形データの１ワードは４ビツトであるから１つの波形
データは３２Ｘ４−１２８ビツトである。

また波形ナンバーＳは４ビツトであり、１６種類の波形
が登録できることから、波形メモリ全体では　１２８ビ
ツトＸ　１６　＝２０４８ビットである。

表２には、ある１　Ｈｉ類の波形に対する１サンプリン
グごとの累幹データ８５ピットのみと、波形メモリ４０
から出力される波形データの１例が示されている。Ｎｎ
（ｎ−０，１，２，３，４，・）は「０」回めのサンプ
リングを表す記号であり、波形データ欄のＳＯ−Ｏは波
形ナンバーＳ＝Ｏの場合の表１に基づいた出力波形デー
タを、ＳＤ　　　７は波形デンバーＳ＝　７の場合の場
合の表１に基づきた出力波形データを表す。

ここにおいて、初期状態のときの周波数データＦ　ｅ　
Ｆ　−０１００００１−１、！：　Ｌ、累９テータＢヲ
Ｆ１＝　ＯＯＯＩ−１と仮定りる。すなわち、累痺デー
タＢは、サンプリング毎に０１Ｆ１づつ増加づることに
なる。ここにおいて、末尾のＨは表された数字が１６進
数であることを示す。

まず波形ナンバーＳによりＳ　＝　ＯＩ−（の波形が選
択されたとする。サンプリングＮＯの場合には、波形ナ
ンバーはＳ　＝　ＯＩ−１であるから波形メモリ４０の
アドレス上位４ビツトがｏｏｏｏであり、堵算データＢ
はＢ＝ＬｏｏＨであるから、波形メモリ４０のアドレス
下位５ビツトがｏｏｏｏｏとなり、波形メそり４０から
はｏｏｏｏｏｏｏｏｏずなゎら０００１−１のアドレス
により指定された波形データ「７」がザンブリング読み
出しされる。

同様に、ナンブリングＮ１の場合には、Ｓ−０Ｈ１累算
データＥ１／）ビットはＯＩ　Ｈであるため、帆影メモ
リ４０のアドレス上位４ビツト、ド位５ピットはそれぞ
れｏｏｏｏとｏｏｏｏｉである００１Ｈのところの波形
データ「９」がサンプリング読み出しされる。

このようにして、累算データＨには順次Ｆづつ累算され
ていき、その結果該累算データＢの１−位５ピットは各
サンプリング動作が行われるたびに表２に示すように順
次変化し、表１にて選択された波形データＳ−１を所定
の間隔で順次サンプリング読み出ししていく。

第３ｒｇには、波形ナンバーＳ−ｏト１により選択され
た波形の出力波形図が示されており、同図から明らかな
ようにＳ　−ＯＨにより波形を選択するとｓｉｎ彼形が
得られることが判る。なお、同図において横軸はサンプ
リング口数を表し、縦軸はサンプリング出力される波形
データのアナログはを表す。

なお、前記説明は、波形ナンバーＳ　−ＯＨによりｓｉ
ｎ波形を選択した場合を例にとり説明したが、実施例の
周期波形発生回路は、これに限らず他の波形も選択可能
であり、例えば波形ナンバー５−ＩＨにより波形を選択
すると、表２のＳＤ・７の欄に示すごと＜５−７Ｈによ
り選択された波形の波形データが順次サンプリング読み
出しされる。

第４図にはこのようにしてサンプリング読み出しされた
波形が示されており、同図からも明らかなように５−７
Ｈにより波形を選択すると鋸波を出力することが判る。

このように、実施例の周期波形光」回路によれば、波形
メモリ４０内にあらかじめ設定された複数の波形から波
形ナンバーＳにより選択された波形を任意に選択出力す
ることがｌ）Ｉ能となり、従って波形メモリ４０に単に
適当な波形をあらかじめ設定しておくことにより、所望
の波形を出力することができる。

次にこのようにしてサンプリグ読み出しされる波形の読
み出し周波数ｔについて検討する。表２の累算データＢ
の値に着目すると、初期状態Ｎ０の時の８の値とＮ２０
Ｈのときの値とが等しくなっている。これはサンプリン
グアドレスＢの値がＮ−０から２０サイクル後に加粋器
４８がオーバーノロ−し初期状態と同じ値となり波形メ
モリ４０のサンプリングアドレスが初めの状態に戻った
ことを意味し、従ってこの２０１４サイクル問に周期波
形が１波長出力されることになる。

この１波長に対応する１１間を「１周期、１と定義する
。本実施例で累算データ８の全体（２１ピツト）の値が
２０００００　Ｏｆｆだけ増加する聞が１周期となる。

但しこの１周期分の波形を１ｕるのに必要なサイクル数
はＷＲ波数データＦ１７）［によって変化する。

すなわち、累算データＢの増加の間隔が短ければ１周期
分の波形を得るのに多くサンプリングサイクル数を必聾
とし、長ければ少しのサンプリングサイクル数で１周期
分の波形が得られる。

ここで１周期する間に生ずるサンプリングサイクル数を
ＮＳとし、累算データＢのピット数をＭとすれば、 Ｎ ＮＳ　　−□・　・　・　・　（１） となる。また、１回のサンプリングに￥ｉづる時間、す
なわち１サンプリングサイクルに要する時間をｔＳ、　
１周期に係る時間を７ｓとすると、ｌ３−ＮＳ・【Ｓと
なる。

従って、出力波形の周波数ｆは １　　　　　１　　　　　　　Ｆ ｆ＠　　　　　−一一一一一丁 Ｔｓ　　　　Ｎｓ　・ｔｓ　　　　　ｔｓ＠２・・・（
２） となり、ここにおいて、ｔｓは定数であるから、出力さ
れる周期波形の周波数ｔは周波数データの値Ｆによって
決定される。

このことは、出力される周期波形の周波数「が周波数デ
ータ１−の値にいかんによって任意に設定できることを
意味する。

このように、波形メモリ４０からの周期波形の読み出し
周期は周波数メモリ４４に設定される周波数データＦの
値が大きい場合には短く、周波数データＦが小さい場合
には長くすることができる。

以上表２に示す波形の読み出しを行う場合について検討
してみると、表２においては、１サンプリングサイクル
毎に波形データが変化しており、従って、この場合には
出力周波数がもつとも高い場合の例示となっている。し
かしながら、もし周波数データＦの値が小さく１サイク
ルのサンプリング動作終ｆ時に累算データＢの１位５ビ
ツトの内容に変化が住じない場合には、波形メモリ４゜
からサンプリング出力される波形データの値も変化しな
い。このような場合には、Ｉ１４幹データＢの王位５ピ
ツトの内容が変化するまでサンプリング動作を数サイク
ル繰り返しく多ＩＰ読みされ）それだけ周期波形の出力
周波数が低くなる。

逆に周波数データＦの値が０１００００８よりも大きく
、累算データＢの」−位５ビットの値が１サンプリング
サイクル中に０２Ｈ以上累算されると、波形データは爪
び越し読み出しされる。

この場合、出力周波数が高くなるが、波形の高調波成分
が損われることになる。

以上説明したように、実施例の周期波形発生口。

路においては、波形選択メｔす３２及び周波数メモリ４
４へ所望の波形ナンバーＳ及び周波数データＦを設定す
ることが旬能であり、従って、このＳ及びＦの設定によ
り、波形メモリ４０から任意の波形を任意の周波数で光
重させることが司能となる。

以上が、周期波形光ミド回路により１つの周期波形を出
力する場合を説明したが、時分割多重化の手法を用いる
ことにより複数の波形を合成した周期波形を得ることも
できる。

この場合、多相化にともなうチャンネル数が増える程、
各チャンネルあたりのサンプリング周波数が低くなって
しまうが、このサンプリング周波数は、理論上、出力波
形に要求される周波数帯域の上限の少なくとも２倍以上
の周波数に設定することが要求される。

前記時分割サンプリングは各チャンネルに対してＷｉ環
して行われ、ＤＡコンバータを介して出力される波形に
対して所定のフィルターリングを行い必塾な周波数帯域
外を除去することにより、本実施例の回路により、複数
チャンネルの周期波形から完全な合成波形を得ることが
倒能となる。

なお、実施例のＪｆ１期波形発生回路において、各メモ
リが、所定の記憶素子、例えばＲＡＭ内の異なる番地内
に形成されている。

Ｌ　　ｔ　　　７回　　の　　理 次に、本発明の音Ｒ住回路に用いられる雑音波形発生回
路の原理について説明する。

（Ｂ−１＞雑音波形発生回路 実施例の雑音波形発生回路は、前記第２図に示す周期波
形発生回路の周期アドレス出力回路４３に代え、乱数発
生回路により構成した乱数アドレス出力Ｕ路を用いるこ
とにより、波形メエリ４０内にあらかじめ記憶された複
数の波形から任意の波形を所定周期でランダムに読み出
すことにより、ランダムな形状の雑音波形を任意の周期
で発生させるものである。

第５因にはこのような本実施例の雑音波形発生回路が示
されており、実施例のＨ路は、波形選択メモリ４２から
供給される波形ナンバーＳにより波形メモリ４０に記憶
される任意波形が選択され、該選択波形の波形データが
乱数発生回路をもって構成される乱数アドレス出力回路
４５から供給されるサンプリングアドレス（乱数）によ
りランダムに読み出し出力される。

すなわち、乱数アドレス出力回路４５からは、所定のＩ
ｆｆ！１間隔で乱数が供給され、このようにして供給さ
れる乱数をサンプリング／ドレス信号として波形メモリ
４０に供給づることにより、波形メモリ４０からは、波
形ナンバーＳにより選択された波形から、乱数によって
特定される波形データがサンプリング読み出しされるこ
とになる。

従って、このようにしてサンプリング読み出される波形
データは、前記周期波形のサンプリング読み出し時と異
なり、この勺ンブリングアドレスがランダムに変化する
ため全体として波形がランダムに変化する雑音波形とし
て出力されることになる。

本実施例おいては、このような乱数アドレス出力回路４
５から出力される乱数を１６ビツトに設定し、この１６
ピツトの乱数の所定の５ビツトのみをサンプリングアド
レスとして波形メモリ４０に供給している。

尚、以上の説明では実施例の雑音波形回路により１つの
ｉ音波形を出力する場合を例にとり説明したが、実施例
の雑音波形発生回路は前記周期波形発生回路と同様に時
分割多！旦化の手法を用いることにより複数の波形を合
成した雑音波形を得ることもできる。

つぎに、前記乱数アドレス出力回路４５として用いられ
る乱数発生回路の構成を説明する。

（Ｂ−２＞従来の乱数光１回路 第６図には従来の乱数発生回路が示されており、この乱
数発生回路は、第６図（Ａ）に示すごとく、直列入力並
列出力型のシフトレジスタ１０と、このシフトレジスタ
１０のメモリ内容を演粋し所定のシリアル信号を該シフ
トレジスタに入力する帰還回路１２と、を含む。そして
、ジットパルス出力回路１４からシフトパルスＳ　Ｐが
入りされる疫に帰還回路１２からシフトレジスタ１０に
新たなシリアル信号を入力してメモリ内容を図中もツノ
向にシフトすることにより、該シフトレジスタ内に所定
周期の擬似乱数を発を卜させている。

第６図（８）にはこのような従来の乱数発生回路の具体
的な回路構成が示されており、実施例の乱数発生回路は
、ｎ段のシフトレジスタ１ｏと、該シフトレジスタ１０
から所望のパシレル出力が入力される帰還回路１２と、
を含み、２ｑ′−１のクロック周期をもった擬似乱数を
ジットレジスタ１０内に発生させている。

従って、該シフトレジスタ１０の任意の段の内容を出力
して取り出すと、０と１の不規則な乱数系列が得られる
。その乱数系列は、前述しＩＣように２’−１の周期を
もっているため、擬似乱数と呼ばれるが、ｎの値が十分
大きな場合にはこの周期も大きなもの°となるため、実
際の用途では真の乱数と同等に見なしても差しつかえな
い。

従って、このようにしてＦｆられた乱数をサンプリング
アドレスとして用いることにより、所望の雑音信号を出
力することが’ｕＪ能となる。

しかし、従来の乱数発生回路は、シフトレジスタ１０と
、該シフトレジスタ１０にシフトパルスを供給するシフ
トパルス出力回路１４と、をそれぞれ独立に設ける必要
があるため、回路の部品点数が多くなり、装置全体が複
雑かつ高価なものとなるという欠点があり、このため本
発明において以ドに詳述する乱数発生回路を用いている
。

（Ｂ−３）本発明に用いる乱数発生回路第１図には本発
明に用いられる乱数発生回路の好適な実施例が示されて
おり、実施例の乱数発生回路は、シフトパルスＳＰを出
力するシフトパルス出力部２０と、該シフトパルスＳＰ
が入力される度に所定の乱数を発生させる乱数発生部２
２と、を含む。

前記シフトパルス出力部２０は、周波数データメモリ２
４内に記憶された周波数データＦと累算メモリ２６内に
記憶された累紳値Ｂとを加算器２８により加粋し、その
加算値を新たな累ｔ仝値Ｂとし累算メモリ２６のメモリ
内容を更新する。

このような累算メモリ２６の更新は、タイミング発生回
路３０から一定の周期でライトパルスａが入力される度
に行われる。

従って、実施例のシフトパルス出力部２０は、加算器２
８の動作により累算メモリ２６内に記憶された累算値と
周波数データメモリ２４から出力される周波数デー・り
Ｆとを加幹し、タイミング発生回路３０からライトパル
スａが出力されていれば該加算値を新たな累粋（直とし
て基幹メモリ２６内へ書込み記憶しでいくことになる。

そして、加算器２８は、このような本幹値Ｂと周波数デ
ータＦとの加算の結果この加弾値がオーバーフローした
際、出力端子ＣＯから桁上げ信号Ｃを出）ｊし、このよ
うにして出力された桁りげ信号Ｃはタイミング発生回路
３０から出力されるフィトパルスａと同一周期をもつタ
イミング信号すとともにアンドゲート３１へ供給され、
アンドゲート３１からジットパルスＳＰとして出力され
る。

このように、実施例のシフトパルス出力部２０は、加算
器２８がオーバーフ【１−し桁上げ信号Ｃを出力する度
に乱数発生部２２へ向はシフトパルスＳＰを出力する。

このシフトパルスＳＰが出力される時間間隔は、加算器
２８がオーバーノロ−する時間間隔であり、従って、該
加算器２８に入力される周波数データＦの値が大きけれ
ば該時間間隔を短くすることができ、そのＦの値を小さ
くすることによりその時間間隔を長くすることができる
。

従って、該周波数データメモリ２４内に家込み記憶する
周波数データ１：の値を太き（設定することにより、実
施例のシフトパルス出力部２０からは短い時間間隔でジ
ットパルスＳＰが出力され、また周波数データメモリ２
４内へ小さな周波数データＦを設定することにより、出
力されるジットパルスＳＰの時間間隔を長くすることが
司能となる。

また、実施例の乱数発生部２２は、シフトレジスタとし
て機能するシフト回路３２と、該シフト回路３２の並列
出力に基づきシリアル信号をジット回路３２へ供給する
帰還回路１２と、を含む。

前記シフト回路３２は、乱数値メ［す３４及び第２加綽
器３６からなり、シフトパルス出力部２０からジットパ
ルスＳ　Ｉ）が入力される度に第２加算器３６を用いて
乱数値メｔす３４のメモリ内容を倍数加算して新たなメ
モリ内容に更新する。

なお、実施例においては、第２加粋器３６は乱数値メモ
リ３４のメモリ内容を２倍に加算する２倍器として機能
している。

このようにすることにより、乱数値メ〔す３４に記憶さ
れたメｔり内容は、シフトパルスＳＰが入力される度に
順次上位桁にジットし、ジットレジスタとしてｍａ＋＝
することになる。

すなわち、乱数値メモリ３４のメモリ内容が例えばｒｏ
ｏｌｌＪで、帰還回路１２の帰還値を「０」とした場合
に、ぞのメｅり内容が第２加搾器３６により倍数加幹す
ると、その内容はｒｏｌｌｏ」となる。また、この新た
なメモリ内容「０１１０」が加算器３６により更に倍数
加棹されると、そのメモリ内容はｒｌｌｏｏＪとなる。

このように、シフト回路３２はジットレジスタと同様に
機能することが理解される。

ここで、ヤヤリ一端子ＣＩはジットレジスタに於けるシ
リアル入力と等価になる。

そして、帰還回路１２は、乱数値メ亡り３４の並列出力
に基づき帰還値８どして所定のシリアル信号を出力し、
該シリアル信号を第２加算器３６の４セリ−入力端子Ｃ
１に入力している。

このようにすることにより、実施例の乱数発生部２２は
、第６図に示ず回路と全く同様に機能し、ジットパルス
ＳＰが入力される度に乱数値メモリ３４内部に乱数を発
生させることができる。

従って、このように乱数値メモリ３４内に発生した乱数
を用い、所望の雑音信号を出力することがｎＪ能となる
。

この際、乱数の発」−周期は、シフトパルス出力部２０
から供給されるジットパルスＳＰの出力周期により定ま
り、従って周波数データメモリ２４内へ書込み記憶する
周波数データ１：の値を大きくすることにより乱数発生
周期を短く設定り°ることができ、また設定する周波数
データを小さくすることにより乱数発生周期を長く設定
することが可能となる。

以上説明したように、本発明に用いる乱数発生回路は、
ジットパルス出力部２０及び乱数発生部２２を近似した
回路構成とし−（おり、本発明に用いられる乱数発生回
路の特徴的事項は、時分割の手法を用いることにより、
このようなシストパルス発生部２０及び乱数発生部２２
に用いられる第１の加算器２８及び第２の加算器３６と
して、１Ｐｉｌ−の加算器を使用可能としたことにある
。

すなわち、時分割の手払によりシフトパルス出力部２０
の動作時と、乱数発生部２２の動作時とを時間的に異な
るタイミングで行うことにより、第１の加算器２８及び
第２の加算器３６はＩｔｊ１時に作動することがない。

従って、１つの加算器を、シフトパルス出力部２ｏが動
作している場合には第１の加算器２８として用い、乱数
発生部２２が作動している場合には第２の加算器３６と
して用いることができ、このように同一・の加ｎ器を第
１及び第２の加算器２８．３６として用いることにより
、乱数発生回路の構成を簡単化しその集積度を高めるこ
とができ、この結果回路全体の低コスト化を図ることが
できる。

また、本発明に用いられる乱数発生回路においては、そ
のシフトパルス出力部２０と乱数発生部２２とに用いる
メモリ２４，２６．３４として通常のメモリを用いるこ
とができるため、これらメモリ２４．２６．３４を同一
・のメモリ、例えばＲＡＭ内の異なる番地内に形成する
ことが可能となり、このようにすることにより回路全体
の集積度　′を更に高めることが可能となる。

発明の特徴的事項 本発明の特徴的事項は、このような周期波形発生回路の
動作と、ｊｌ音波形発生回路の動作とを時間的に異なる
タイミングで任意に行うことにより、同一の加算器を加
Ｗｉ２８，３６．４８として用い、しかも周期波形発生
回路及び雑音波形回路に同一の波形メモリ４０を用いて
周期波形発生回路及び雑音波形動作を行うことを可能と
したことにある。

このように周期波形光り回路と乱数発生回路とに用いる
加ｔｉ［器及び波形メモリを共用することにより、回路
全体の構成を簡里化しその集積瓜を高め、その結実装置
全体の低コスト化を図ることができる。

次に、第３図Ａに示す周期波形光１回路と、第３図Ｂに
示す雑音波形発生回路とを組合せ、その回路の１部、例
えば加幹器及び波形メモリを共用して形成された回路の
具体例について説明する。

（Ｃ）１４体的な実施例 第１図には周期波形の発生と雑音波形の発生との両機能
を任意に切替え旬能な回路が示されており、実施例の回
路は１６本のチャンネルを有し、各チャンネルの１つ１
つについて前記両機能を自由に切替えて使用することが
できる。

なお、実施例の回路は、第２崗に示す周期波形発生と、
第５Ｉ８１に示す乱数発生の各回路をｙＡ理的に組合せ
て形成させたものであるが、第２図、第５図の各回路は
その原磨図を示したものにすぎず、従って、本実施例の
■路とはその回路構成を幾分異にする。

実施例の回路は、ＲＡＭ５０を有し、該ＲＡＭ５０の異
なる番地内に前記第２図及び第５図に示す各メモリ２４
．２６．３４，４２．４４．４６を形成している。この
ようにして形成されるメモリエリアはサウンドボートと
よばれ、実施例においては、周期波形発生時のサウンド
ボート及び雑音波形発生時のサウンドボートとしてそれ
ぞれのチ１？ンネルについて固定的に８バイトのエリア
を有している。

第８図にはこのようなサウンドボートのメモリ内容が示
されており、第８図Ａは周期波形発生時に用いられるサ
ウンドボート、第８図Ｂは雑音波形発生時に用いられる
サウンドボートのメモリ内容を示している。

なお、これら各サウンドボートにおけるデータ記号は、
前記第７図、第２図及び第５図において用いたデータ記
号と同一の符号を用いている。

第８図へにおいて、周波数データＦ及び累９）データＢ
はそのド位側からそれぞれｒｏ、ｒｌ、＋：２及び８０
，８１、Ｂ２とそれぞれ３分割してラウンドボート記憶
されている。これは、第２図において説明したように、
実施例の周波数メモリ４４及び累算メモリ４６内に記憶
されるデータ１：及びＢがそれぞれ２０ピツト、２１ピ
ツトのものであるのに対し、第１図に示す実施例の回路
において用いられる加棹器５２は８ピツトのものである
ため、このように各デ・−タ１；、Ｂを８ビツト９１位
で分割しなければその加棹を行うことができないからで
ある。なお、第２図において説明した周波数データＦ及
び累算データ８の加幹は、第８図Ａに示された各データ
のド位側からキャリーｃ汚（桁上げ信号）を加味して順
次行われる。

また、第８図Ｂに示す雑音波形発生用のサウンドボート
において、乱数値メモリ３４内に記憶されるＳ　ＲはＦ
位側から順にＳＲＯ，ＳＲ１に分割して記憶されている
。これは、乱数値メモリ３４のメモリ容量が１６ビツト
であるのに対し、加算器３６は８ビツトの加算容量しか
ないことによる。

また、第８図Ａ、Ｂに示す両サウンドボートに共通する
データＧｏ、Ｇ１は、波形のゲイン（利得）である。こ
のゲインは、第１図に示す波形メモリ４０からの波形デ
ータの出力と同時にｒ（ＡＭ５０のサウンドボートから
出力されて波形ラッチ５４内にラッチされ、その後乗算
機能を有したＯＡコンバータ５６にて読み出された波形
データと乗算され、アナログ信号として出力される。従
うて、このゲインにより波形メモリ４０から読み出され
る波形データの振幅が制御される。

実施例において、このゲインとして通常はＧ。

を用いるが、例えばステレオ用の波形を出力する場合に
は、このゲインＧｏとや立にゲインＧ１をも用いて波形
の振幅調整を行うこともできる。

また、第８図Ａ、Ｂに示す両サウンドボートにおいて、
Ｎは回路の周期波形発生動作と雑音波形発生動作の機能
の切替えを行うデータビットであり、このＮによって機
能切替えが行えるチャンネルは、該Ｎの存在するサウン
ドボートに対応し１′、二チャンネルではなく、その次
にサンプリングが実行されるチャンネルである。

これは、データＮは１０のサンプリング過程の最後に読
み出されるためである。

実施例において、ＲＡＭ５０内には以上説明したような
第８図Ａ、Ｂに示すサウンドボートがそれぞれ形成され
ている。ＣＰＵは所定のプ【１グシに従いこれら各サウ
ンドボートからのデータのアクセスをＣＰＵのバスサイ
クルに同期して時分割で行っている。

すなわち、実施例における１つのチャンネルの１回のサ
ンプリング過程は、ＲＡＭ５０の時分割アクセス実行の
ために４つの過程に分割して行われており、従って、実
施例の回路に、１３いて、１６チヤンネルのナンプリン
グを終了するためには４Ｘ１６−６４．すなわち６４周
期の時分割アクセスを実行することが必要となる。

次にｍ１図に示す回路の動作を、周期波形発生動作と雑
音波形発生動作とに分けてそのサンプリング過程を説明
する。なおこのような動作を行うにあたり、実際にはＣ
ＰＵがＲＡＭ５０を占有する期間が間欠的に入るが、実
施例においては、ＲＡＭアドレスの時分割をつかさどる
マルチプレクサ５８がヅヤンネル及びボート選択信号側
にセットされているものとしてＣＰＵのＲＡ　Ｍ占右期
聞の説明を省略する。

（Ｃ−１）周期波形発生動作 まず第１１ｉ２１に示す回路により周期波形を発牙ツる
ための動作を説明する。

その動作は、前記第２ｖ４に示す周期波形光１回路の原
理で示したように、第８図へに示すサウンドボートの周
波数データ「と、！Ｓ粋値データＢとが累算され、その
後その累算結果に１Ｓづき波形メモリ４０から任意の波
形が読み出され、その後第８図Ａに示すサウンドボート
のゲインＧＯにより波形振幅が定められ、ＤＡコンバー
タ５６からアナログ信号波形として出力される。

以］・、この波形発ｇ動作を、周波数データＦと累算デ
ータＢとの基幹動作と、この累粋結果に話づぎ波形メ℃
す４０から周期波形を読み出す動作とに分けて説明する
。

まず、この波形データＦと累算値データＢとの累算は、
加幹１ｉ！５２を第２−に示づ加綽器４８として用いて
、このド位側のビットから第１にＦＯ＋ＢＯ１第２に「
１＋８１、第３にｌ−２＋ｔ（２の３つのスタッブに分
けて行われる。

すなわち、実施例の回路は、乱数ｔ−ドキャリクリップ
フロップ６０がクリアされることにより、タイミング及
び１ＩＩＩＩＩ１１回路６２が回路全体を周期波形発生
回路として動作させる。

（Ｍ１スラップ） これにより、第９図に示すごとく、回路は矢印■で示す
ようにキャリーノリ多プクロツ７６４がクリアされその
記憶内容が０に設定される。

これに続いてＲＡ　Ｍ　５０の第５図Ａに示すサウンド
ボートからは、矢印■及び■で示すごとく、まずド位側
の周波数データＦＯ及び累算データＢＯがそれぞれ読み
出されラッチ回路６６及び６８にラッチされる。

ここにおいて、マルチプレクサ７０は、波形ナンバーマ
スク回路１２側を選択している。波形ナンバマスク回路
７２は、この時点ではデータ素通しの状態である。従っ
て、加算器５２にはラッチ回路６６及び６８に記憶され
たデータ「Ｏ及び［３０が供給され、この累痺値Ｙ　−
Ｆ　Ｏ＋　Ｂ　Ｏ（−ＣＹが演算される。なお、この最
下位データの＊ｎでは、ＣＹ−０であるため、加算器５
２の出力はＹ−ＦＯ−ＩＢｏとなる。

この演算の完ｆと同時に、タイミング及び制御回路６２
からＲＡＭ５０にライトパルスが供給され、これと同時
に３ステードパツノ７７４が開き、矢印■で示Ｊ如く、
加０器５２の′＄４紳データＹ−Ｆ　Ｏ−１−Ｂ　Ｏが
ＲＡＭ内の第８図へに示ずサウンドポートのＳｏｔさ込
みエリア、すなわち本幹メモリ４６内に記憶される。

このようにして、まず、最下位側の累算値Ｂ。

が新たな累鋒値に更新記憶される。

この際、「０＋ＢＯの演詐により桁上りが発！トした場
合には＋１Ｊが、発ｑしなかった場合には「０１が、矢
印■で示すごとく、桁上げ信月ＣＹとして加算器５２の
ＣＯ端子からキｒリーフリップフ１１ツブ６４に保持さ
れる。

（第２ステツプ） このような・・連の演算が終了Ｊると、次にＦｌ及びＢ
１の演算、すなわち、第２スｙツブの演算が開始される
。

このｘｉは、前Ｋｉｌ！第１ステップにおける演算と同
様に、ＲＡＭ５０の第８図Ａに示すサウンドポートから
、ト１、Ｂ１を読み出しこれを加算器５２の入力端子Ａ
、Ｂに入力し同時にギレリーフリツブフ［１ツブがマル
チプレクサ７６を介しτ加算器５２のＣ１人ツノ端子に
接続されているため、第１スフツブでキャリーノリツブ
フロップに保持された桁上げ信号ＣＹを加味した演算を
行い、演算データＹ＝Ｆ１＋Ｂ１＋ＣＹをサウンドポー
トのデータＢ１記憶エリア、ずなわち累偉メ七り４６内
に、新たなデータとして書込み記憶づる。また、同時に
キレリーフリップフ１」ツブ６４の内容も更新される。

（第３ステツプ） 前記′第２ステップが終了すると、第１０図に示すごと
く第３ステツプの演算が開始される。

この演算は、矢印■及び■で示すごとく、Ｆ＜　ＡＭ５
０内の第８図Ａに示ダザウンドボートからデータＦ２及
びＳを読み出しラッチ回路６６内にラッチし続いて、デ
ータ１３２を読み出しラッチ回路６８内にラッチするこ
とにより開始される。

この際、波形ナンバーマスク回路７２はラッチ回路６６
に記憶されたＦ２に相当する−１・位側の４ビツトにご
ット５としてｒＯＪを加えデータＦ２を５ビツトに拡張
して加算器５２へ供給する。

そして、加算器５２は、このようにしてラッチ回路６６
．６８から供給されるデータＦ２及びＢ２を累算し、矢
印■で示すごとく、その累痺値Ｙ＝ト２＋８２＋ＣＹを
前述と同様に−ＲＡ　Ｍ　５０内の第８図Ａに示すサウ
ドボートの１３２記憶エリ／、すなわら累算メモリ４６
内に新たなデータとして書込み記憶する。

この際、１′Ｙ３スフ−ツブの演算ではキャリーノリッ
プフ［１ツブ６４は更新されないが、キャリーノリツブ
ノロツブ６４は第２スｊツブにＪ３けるＣＹを保持した
ままなので、任意の値として、次回のサンプリング動作
の最初にクリアされる。。

（第４ステツプ） このような第１〜３ステツプから成る累算動作が終ｒす
ると、第１１図に示すごとく次に波形メモリ４０に記憶
された波形データの読出しが行われる。

すなわち、前記第３スう゛ツブの動作終了時点において
、加算器５２からは矢印■で示すととく加粋後の出力（
直デー・夕（Ｙ＝ｒ２＋８２＋ＣＹ）が出ノｊされてお
り、これと同時に、矢印■で示すごとく波形ナンバーＳ
かラッチ回路６６から出ツノされ、波形メビリ４０にサ
ンプリングアドレスとして供給される。

このＪ：うに波形メモリに、出力データＹ及び波形ナン
バーＳが供給されると、矢印■で＞Ｋずごとく波形メモ
リ４０に記憶された波形データが波形ラッチ５４に向は
出力される。

また、このような一連の波形データの１ナンノリング読
み出し動作と連動して、Ｒ，ＡＭ５０の第８図Ａに示す
サウンドボートからは、ゲインＧｏが読み出され、該読
み出しデータが矢印■で六すごとく波形ラッチ５４に向
は供給される。このようにして波形ラッチ５４内にラッ
チされた波形データとゲインＧｏは乗算關能を右したＤ
Ａｊンバータ５６内において乗算され、同時にアナ【１
グ信尼に変換され次サンプリング動作の波形読み出しが
開始される時点まで出力される。

そして、前記第１〜第４ステツプから成るサンプリング
動作を、前記第（１）式でもえられる回数だけ繰り返し
て行うことにより、波形ナンバーＳにより選抜された任
意の周期波形が１周期分読み出（）出力される。

このように、￥施例の回路においては、前述した第１〜
第４ステツプの一連の動作を各チ１７ンネル毎にくり返
し行うことにより、波形メ；しり５０内に記憶された周
期波形を所望の読み出し周期及びゲインＧｏをもって読
み出し出力することができる。

なお、ステレオ効果を得る場合には、波形ラッチ５４及
びＤＡコンバータ５６をもう１組用意１ノ、前述と同様
にＲＡＭ５０内の第８図Ａに示覆サウンドボートからゲ
インＧ１を読み出ずことにより、このゲインＧ１により
その撮幅が定められＩＣ所定の周期波形を読み出ずこと
も口Ｉ能である。

また、実施例の回路は、前述したｆｊ　１〜第４ステツ
プの一連のサンプリング動作が＃ｉｒする毎に、第８図
Ａに丞すサウンドボートから読み出されたデータＮが矢
印■で示すごとく乱数モード検出ノリップフ「１ツブ６
０内に読み込まれ、このようにして読み込まれたデータ
Ｎは次のチャンネルの動作が周期波形発生動作かあるい
は以下に述べる雑音波形発生動作を定める。

このようにし【、実施例の回路は、例えば第３図、第４
図で示す任意の周期波形を所望周期で出力することがで
きる。

以上が、本実施例の回路における周期波形発生動作であ
り、次に本実施例の回路を用いて行われる雑音波形発生
動作について説明する。

（Ｃ−２）雑音波形発生動作 実施例の回路において、雑音波形光ｇ、動作は、乱数モ
ード検出フロップクリップ６０の出力が１に設定される
ことにより開始され、このようにノリツブノロツブ６０
の出力が、１となると、タイミング及び制御回路６２は
回路全体を雑音波形発生用の動作に制御する。

このようにして雑音波形発生動作を開始すると、実施例
の回路は、まず第１ステツプとしてジット許゛ｌ信号Ｐ
を出ノノタるためのシフトパルス発生部としての動作を
行い、第２、第３ステツプにおいて出力されたシフト許
司信号Ｐ１．：基づき乱数を発生ずる乱数発生部として
の動作を行い、第４ステツプとして発生した乱数に基づ
ぎ雑音信号を発４１するための動作を行う。

以下この各動作をステップ順に説明する。

（第１ステツプ） まず雑音波形光４１−　ｉ！ｌ＋作が開始すると同時に
、実施例の回路は、第１２図に示すごとく、シフトパル
ス発生部２０として動作する。

すなわら、実施例の回路は動作開始と同時に矢印■で示
ずようにキャリーノリツブ７０ツゾ６４をクリアし、Ｒ
ＡＭ５０内の８１３８図Ｂに示す乱数発生用サウンドボ
ートからそのデータの読み出しを１？ｌ始する。

このデータの読み出しは矢印■及び■で示すごとく、第
８図Ｂに示すサウンドボートの各メモリ２４．２６から
、周波数データト・及び本幹データＢを読み出し、これ
ら各ｆ−・り１：及びＢをそれぞれラッチ回路６６及び
６８内にラッチする。

このようにしてラッチ回路６６．６８内にラッチされた
データ１−及びＢは加幹器５２におい−（累算され、Ｙ
＝Ｆ＋Ｂの値として出力される。そして、このようにし
て求められた１ｆｆｌ　Ｙ　＝　Ｆ　−）　Ｅ３は′、
矢印■で示すごとく、あらたなＪ　Ｒ値ｆ−りＢとして
サウンドボート第８図Ｂに示す累計値データＢの記憶エ
リア、ずなわら素体メモリ２６内にｐｃ：込み記憶され
る。

この書込み動作は以ドのごとく行われる。

まず、データＦ、Ｂの演算動作を行った結果、加算器５
２の加算値がオーバーフローした場合、矢印■で示すご
とく加ＩＩ！５２のＣＱの端子からは桁上げ信号を乱数
用キャリーフリップ７Ｌ］ツブ７６に供給し、これによ
り乱数用キャリーフリップノロツブ７６からはタイミン
グ及び制御回路６２に向はシフト許可信号Ｐ（第５Ｆｌ
においてはシ加算器２８からのキャリーＣに該当）が出
力される。

次に、タイミング及び制御回路６２には、ＲＡＭ５０に
書込みパルスＷＰを出力し、累算値データの更新が行わ
れる。

以下、シフト許可信３　ｐが出力されているものとして
、第２ステツプ以降を説明する。

（第２ステツプ） このようにして乱数用キャリーフリップフロップ７６か
らシフト許可信号Ｐが出力されると、タイミング及び制
御回路６２は、第１３図に示すごと（回路全体を乱数発
生部としてＩＩＩＪＩＩＩする。

このようにして、実施例の回路が、乱数発生部としてａ
ｌｌｌｌｉＩｌされと、図中矢印■で承すごとく、ＲＡ
Ｍ５０の第８図Ｂに示す乱数発生用サウンドボートにお
いて、乱数値メモリ３４として機能づるメモリエリアか
ら上位側の乱数ＳＲＯが読み出され、ラッチ回路６８内
にラッチされる。

この際、マルチプレクサ７０は、ラッチ回路６８側を選
択しており、従り１、矢印■で示づごとく、加算！１９
５２の両入力端子にはラッチ回路６８にラッチされたデ
ータ５１（０が供給されることになる。

このような動作と同時に、マルチプレクサ７１は帰還値
メモリ７８側に切り代り、矢印■で示すごとく、帰還値
メモリ７８から読み出された帰還値が加算器５２のｔ−
νり一入力端子ＣＩに入力される。

なお、この帰還値メモリは、チャンネル数に等しい容量
をもつアドレスツサプルなメモリであり、本実施例の場
合（１ビツト）×１６のＲＡＭにして構成している。ま
たこの帰還値メモリ７８内に１込み記憶されるでいる帰
還値は、１￥Ｉ　ｌ！ｊｌの乱数発生動作時に帰還回路
１２を介して入力されたシリアルデータである。

この結果、加算器５２からは、Ｙ−２ＸＳＲＯ＋（帰還
値）の値が出力され、この値がＲＡＭ５０の第８図Ｂに
示ｔｓＲｏデータ：Ｌリア（乱数敏メモリ３４）にあら
たなデータとして書込み記憶される。

そし１、このようなデータの鶴込みと同時に、８ビツト
加算器５２は、ＣＯ＃ｉ１子から桁上げ（ａ　ｆ＠ｑＹ
を矢印■で示すごとくキャリーフリップンロップ６４に
供給する。

このようにして、下位側のデータＳＲＯの！！新が終ｒ
すると、次に上位側のデータＳＲＩの更新　“が開始さ
れる。この動作は第１４１ｉｉ！ｌに７Ａ″ｍｌごとく
行われる。

（第３スフツブ） まず、すなわち、ＲＡＭ５０のｍ８図Ｂに丞す乱数発生
用サウンドボートからは、矢印■で示すごとく上位側の
データＳＲ１が読み出されラッチ回路６８にラッチされ
るとともに、矢印■で示すごとく該サウンドポートから
波形ナンバーを現ね１データＳが読み出されラッチ回ｔ
Ｂ６６にラッチされる。

このラッチ動作が終了すると、マルチプレクサ７０がラ
ッチ回路６８側を選択していることから、次に矢印■で
示すごとくラッチ回路６８にシップされたデータＳＲＩ
が加算器５２の両入力端ｒに供給され、これと同時に矢
印■で示すごとくマルチプレクサ１１を介してキシリー
フリップ２０ツブ６４に保持されていた桁上げ４ｊ５　
ｇ　ＣＹがキャリー入力端子ＣＩに供給される。

この結果、加詩ｖＡ５２からはこの桁上げ他号ＣＹを含
んだＹ＝２ＸＳＲ１＋ＣＹの値が出力され、矢印［Ｆ］
で示すように、ＲＡＭ５０内の第８図Ｂで示すＳＲ１デ
ータ記憶エリア（乱数値メモリ３４）に新たなデー・夕
として書込み記憶される。

このようにして、第８図Ｂに示１°ザウンドボート用の
乱数記録用のＳＲＯ及びＳＲ１メモリ：Ｌリア（乱数値
メ１テリ３４）にはあらたな乱数が１９込み記憶される
ことになる。

また、加ＤＩ５２から加棹データＹ−２ｘＳｆ１１＋Ｃ
Ｙが出力されると、帰還回路１２は、次回の乱数発生動
作における帰還値を矢印■で示すごと＜Ｍｌ遠値メモリ
７８内に３き込み記憶する。

（第４ステツプ） このようにして第８図Ｂに示すサウンドボート内にあら
たな乱数が占込み記憶されると、次に実施例の回路は第
１５図で示すごとく雑音波形発止用の回路として機能す
る。

すなわち、前記第３ステップ終了時におい１、ラッチ回
路６６内には波形ナンバーを表すＳがラッチされ１おり
、＊波形プンバーＳが矢印■で示ずごとく波形メモリ４
ｏに供給される。これと同時に、加韓器５２からは第３
ステツプの演詐＠果Ｙ”２ＸＳＲ１（・ＣＹが出力され
ており、該出力の一ト位５ビットが矢印■で示すごとく
波形データのサンプリング位置を定めるサンプリングア
ドレス信号として波形メ；しり４０に供給される。

この結果、波形メモリ４０からは、波形データが読み出
され、矢印■で示すごとく波形ノツチ５４内にラッチさ
れる。

このような波形データの読み出しと同時に、実施例の回
路においては、矢印■で示づごとくサウンドボートから
、振幅を定めるデータＧｏが読み出され波形ラッチ５４
内（ラッチされる。

そして、このようにして波形ラッチ内に波形データとゲ
インとがラッチ８れると、その値は矢印■で示すごと＜
ＤＡコンバータ５６に供給され、各データが乗算される
と同時にアナ［１グ乱数波形信号として出力されること
になる。

このようにして、実施例の回路は、発！１する乱数に基
づき選択波形の波形データをランダムにサンプリング読
み出し雑音波形信号として出力づる。

なお、実施例の回路において、波形ラツ′Ｆ５４及びＤ
Ａコンバータ５６を更に−・対設けることにより、第８
Ｎ８に示すごとくサウンドボートのゲインＧ１を読み出
しこのゲインＧ１に基づ＜ｍｇ波形を出力することも町
ｌである。

そして、このような雑音信号は波形を出力した４回目　
　０１００，１１０１　＋０１０１，００００＝１００
１．１１０１５回目　　　ｏｉｏｏ、１ｉｏ１＋１００
１，１１０１＝１１１０，１０１０＊６回目　　０１０
０，１１０１　＋１１１０．１０１０＝００１１，０１
１１７回目　　　０１００，１１０１　＋００１１，０
１１１＝１０００．０１００８回目　　　０１００，１
１０１　＋１０００．０１００−１１０１，０００１＊
９回目　　　０１００，１１０１　＋１１０１．０００
１＝ＯＯ（１１，’１１１０１０回目　０１００．１１
０１÷０００１，１１１０・０１１０．１０１１１１回
目　　ｏｉｏｏ、１ｉｏ１＋０１１０，１０１１＝１０
１１．１０００１２回目　　０１００．１１０１÷１ｏ
ｉｉ、　１ｏｏｏ＝ｏｏｏｏ、ｏｉｏｌこのように実施
例の回路がシフトパルス発住部２０として累算データＢ
の更新動作を行うと、加算器３２（第７図においては加
詐器２８）が２サイクル目、６ナイクル目、１２サイク
ル目・・・にオーバーノローシてシフト許句信＞２　ｐ
　＝　１を出力し、３サイクルまたは４サイクルに１回
の割合いで回路を乱数発生部２２として機能させる。

表３において、ＳＨＥは回路が乱数発生部２２として機
能するサイクルを表している。この表３からも明らから
ように、実施例の回路はＮ２．Ｎ６、Ｎ９．ＮＣ・・・
サイクルにおいて乱数発６１部として機能づる。

このＪ：うにして回路は乱数発生部２２とし１機能する
と、前記第２ステツプにおいて詳述したように、帰還値
メ゛Ｌす７８から帰還値が読み出され、加算器５２（第
７図に示す回路にＪ３いては加鐸器３６）のキャリー入
力端子ＣＩに入力される。このＩ＠遠値は前回の乱数発
生時にておいで次の論理式に基づき設定されており、 ［帰還値］−（［ビット１５１■［ビット１３］）■（
Ｅピット１２］■Ｅビット１０］） （但しＡ（Ｅ）［３はＡ、！＝８とのエクスクル−シブ
オアを表す。） 実施例において、例えば１回目の乱数発生時にその帰還
値は（０（！３１）■（０（！１）１）＝１となり、２
回目の乱数発生時にその帰還値は （１ΦＯ）ｅ　（ＯΦＯ）・・０となる。

表３の帰還値の欄にはこのようにして得られる帰還値の
値が示されている。

実施例の回路は、前記第２ステツプ、第３ステツプにお
いて詳述したように、乱数発４部２２として機能するた
びに館記帰遠値を用いて次に示すような乱数を出力し、
乱数値メモリ３４、すなわら第８１已に示すサウンドボ
ートのＳＲＩ、ＳＲ２メモリエリア内の乱数を順次更新
していく。

（乱数更新回数）　　　　（乱数） ０回目　　　　　　　０１１０．０１０１．１０１１．
０１００１回目　　　　　　　１ｉｏｏ、　１ｏｉｉ、
　ｏｉｉｏ、　１ｏｏｉ２回目　　　　　　　１００１
．０１１０．１１０１．００１０３回目　　　　　　　
　ｏｏｉｏ、　１１ｏｉ、　１ｏ１ｏ、　ｏｉｏ。

４回目　　　　　　　ｏｉｏｉ、　１ｏ１１．　ｏｔｏ
ｏ、　１ｏｏｉ５回目　　　　　　　　１ｏ１ｉ、　ｏ
ｉｔｏ、　１００１．００１０６回目　　　　　　　０
１１０．１１０１．００１０．０１０１７回目　　　　
　　　１１０１．１０１０．０１００．１０１１８回目
　　　　　　　１０１１．０１００．１００１．０１１
１９回目　　　　　　　ｏｉｉｏ、　１ｏｏｉ、　ｏｏ
ｉｏ、　１ｉ１ｉ１０回目　　　　　　１１０１．００
１０．０１０１．１１１０１１回目　　　　　　１０１
０．０１００．１０１１．１１０１１２回目　　　　　
　０１００．１００１．０１１１．１０１０１３回［：
ｌ　　　　　　　１００１．００１０．１１１１．０１
０１１４回目　　　　　　ｏｏｉｏ、　ｏｌｏｌ、　１
ｉ１ｏ、　１ｏ１ｉ１５回目　　　　　　０１００．１
０１１．１１０１．０１１１１６回目　　　　　　１０
０１．０１１１．１０１０．１１１１表３の乱数用には
このようにして更新された乱数が示されている。

実施例の回路は、このようにしχ乱数が出力される度に
、＋’＋ｉＪ記第４ステップにおいて詳述したにうに、
更新された乱数のビット　８〜ビツト１２の５ピツトを
波形メモリ４０の波形データザンブリングアドレスとし
用いる。

このようにして出力されるサンプリング／ドレスを１６
進数で乱数更新回数１回目から列記すると次のようにな
る。

ＯＢ、　１６．００．　　ＩＢ　、　１６．００．　１
＾、１４０９、１２．０４．０４．１２．０５．　ＯＢ
、　１７ここにおいて、第８図Ｃに示すサウンドボート
によって指定される波形ナンバーはｓ　＝　０１１０（
２進数）−６（１６進数）であり、従って、波形メ廿り
４０に入力されるアドレスは該波形ナンバーＳを考慮す
ると前記数列に対応して次に示ダ９ピットの値となる。

ＯＣＢ、　００６．　ＯＣＤ、　ＯＤＢ、　００６．　
ＯＣＤ、　００Ａ、　００４０Ｃ９，００２，ＢＣ４，
００９，００２，ＢＣ５，ＯＣＢ、００ｒこのようにし
て示されたアドレスは、図示した周期波形発生時の７ド
レスと異なりランダムなアドレスであるため、表４に示
す波形ナンバーＳ−６により選択される波形データは、
該アドレスによりランダムに読み出される。

表５には実施例においてこのようにランダムに読み出さ
れる波形デ゛−夕が示されており、この値をゲインＧＯ
−１０１０Ａと乗鋒することにより、表５の波形ラッチ
出力の欄に示す雑音波形データをサンプリング出力する
ことができる 第１６図にはこのようにしてサンプリング出力された雑
音波形が示されており、同図からも明らかなように、実
施例の回路によれば、波形ナンバーＳにより選択された
波形の波形データをシンダムにサンプリング読み出しす
ることにより、所望の雑音波形を出力することが可能と
なる。

なお、本実施例においては、回路を乱数発生部とし−Ｃ
動作させる際に帰還４山メモリ７８を用いた場合を例に
とり説明したが、本発明１まこれに限らず、このような
帰還（直メｔす７８を用いることな（帰還回路１２の出
力をそのまま加算器１２に入力することも可能となる。

以上説明したように二、本実施例の回路によれば、周期
波形発生回路と雑音波形発生回路とを組合せた場合に、
その回路主要部、例えば加弾器５２、波形メモリ４０を
共用することができ、そのＩｉ！、果回路全体の集積度
を高め低−」スト化を図ることが可能となる。

（Ｃ−３）データの検討 次に実施例の回路を周期波形光４１回路及び雑音波形発
生回路として用いた場合の具体的なデータについて検討
する。

（ａ）周期波形の周波数 まず、実施例の回路により得られる周期波形の具体的な
読み出し周波数ｆを検討する。

（チャンネルのサンプリング周期） 実施例の回路は、ＲＡＭ５０内のデータをＣＰＵバスサ
イクインＢｃに同１１シて時分割アクセスしており、前
述したように１つのチャンネルの１回当りのサンプリン
グ期間はＣＰＵバスサイクルの４周期分に当るため、チ
ャンネル１個当りのサンプリング期間は４／ｆａｃとな
る。

実施例において、前述したようにチャンネルは１６個あ
るため、各チャンネルのサンプリング周期はｉｅｘ　（
４／ｆ　ａ　ｃ　）となる。

（１波形当りのサンプリング回数） また、１波形を読み出すために行われるサンプリング動
作の回数を検討すると、累算メモリ４６は２１ビツトで
あり、その累算データＢはサンプリングが行われる度に
Ｆずつ増加するため、波形メモリ４６内の累算値Ｂがオ
ーバーフローを生じてから次のオーバーフローを生ずる
までの間、すなわち、−波形の読みだしが行わ゛れる間
に行われるサンプリング回数Ｎは２２Ｉ／Ｆとなる。

（出力波形の周期） 従って、前記サンプリング周期とサンプリングの累算回
数とを乗算することにより、出力波形の周期１／ｆが次
のように求まり、 １１６Ｘ４　　　２” ＝　　　　　　Ｘ　　　　　　ｘ＝ｘ：：工≠時中ｆ　
　　　　　Ｆ ｆ　　　　　ＢＣ 該出力波形の周波数ｆは ｆＢｃ　・Ｆ ｆ　−□　　　　　・・・（３） １６Ｘ４Ｘ２２′ となる。

本実施例において、ＣＰＵバスサイクイン波数ｆＢｃは
ｒ　ｅ　ｃ　−１，５３６８Ｈ２であるため出力波形の
周波数は ｆ　＃　０．０１１４４４−　Ｆ　　　（Ｈ２）となる
。

従って、ｆ　−４４０（Ｈｚ）の出力波形を得たい場合
には、第５図（Ａ）に示すサウンドボート内に１”−３
８４４８の周波数データを設定すればよい。

（ｂ）雑音波形のサンプリング周波数 次に、前記周期波形の周波数の場合と同一の条件で行な
われる雑音波形のサンプリング周波数ｆについて検討す
る。

乱数のサンプリング出力は、８ピツトの累算メモリ２６
がオーバーフローする度に行われるため、そのサンプリ
ング周波数は前記第（３）式と同様にして次式で求めら
れる。

ａｃＦ ｆ　　ｍ　　　　　　　＝２４１−ｆａｃ−Ｆ１６Ｘ４
Ｘ２Ｍ −９３，１５−Ｆ　　　　（Ｈ２］　　　−−−（４）
従って、３［ＫｔｌＺ］のサンプリング周波数を得るた
めには、Ｍ５図（Ｂ）に示すサウンドポート内にＦ−３
２の周波数データを設定すればよい。

次に、各チャンネルの乱数発生層ＪＩＴＲＮＯについて
検討すると、ＴｑＮｏは、サンプリング周期１／ｒの２
’−１−６５５３５倍となり、次式で与えられる。

２’−１２’Ｘ（２’−１） ６９９．０４ 一□［秒］・・・（５） 従って、Ｆ−３２とすると、ＴＲＮＤ−２１，８４５［
秒］となることが理解される。

［発明の効果］ 以上説明したように、本発明によれば、周期波形発生動
作と雑音波形発生動作とを時開的に異な・るタイミング
で任意に行うことにより、周期波形発生用の回路と雑音
発生用の回路の１部を共用することが可能となり、この
結果回路全体の部品点数を減少しその集積度を高め、低
コスト化を図ることが可能となる。

表　１　　　　波形メモリの内容 表　　４ 夷　　　ｂ

【図面の簡単な説明】

第１図は本発明の方法が適用される回路のブロック図、 第２図は周期波形発生回路の原理図、 第３．４図は第２図に示す回路により得られる周期波形
図、 第５図は雑音波形発生回路の原理図、 第６図は従来の乱数発生回路の説明図、第７図は本発明
に用いられる乱数発生回路の原理説明図、 第８図は第１図に示すＲＡＭ内に記憶された周期波形発
生用サウンドボート及び乱数発生用サウンドボートの説
明図、 第９図〜第１１図は第１図に示す回路を周期波形発生回
路として動作する場合の説明図、第１２図〜第１５図は
第１図に示す回路を雑音波形発生用の回路として使用す
る場合の説明図、第１６図は雑音波形発生回路を用いて
形成された雑音波形図である。 １２　・・・　帰還回路 ２６　・・・　累算メモリ ３２　・・・　シフト回路 ３４　・・・　乱数値メモリ ４０　・・・　波形メモリ ５２　・・・　加算器。

Claims (1)

【特許請求の範囲】
1. （１）加算器及び累算メモリを含む累算器により外部入
   力を順次累算し、累算値に基づき波形メモリに記録され
   た任意の波形データを順次読出し、周期波形を出力する
   周期波形発生動作と、 加算器及び乱数値メモリを含みシフトレジスタとして機
   能するシフト回路の出力を帰還回路を用いて帰還信号に
   変換し前記加算器のキャリー入力端子にフィードバック
   入力し、乱数値メモリ内に所定の乱数を発生させ、この
   ようにして得られた乱数に基づき前記波形メモリから波
   形データをランダムに読出し、雑音波形を出力する雑音
   波形発生動作と、 を異なるタイミングで任意に行い、同一の加算器及び波
   形メモリを用いて周期波形発生動作及び雑音波形発生動
   作を行うことを特徴とする音発生方法。