JPH0241765B2

JPH0241765B2 -

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Publication number: JPH0241765B2
Application number: JP59167629A
Authority: JP
Priority date: 1984-08-09
Filing date: 1984-08-09
Publication date: 1990-09-19
Also published as: JPS6145331A

Description

【発明の詳細な説明】

［産業上の利用分野］本発明は乱数発生回路、特に簡単な構成で乱数
信号を得ることの可能な改良された乱数発生回路
に関する。［背景技術］電子回路を用いて打楽器の音やゲームの効果音
等を得るためには乱数を出力する雑音音源が必要
であり、このため従来より各種の乱数発生回路が
開発実用化されている。第２図にはこのような従来の乱数発生回路が示
されており、この乱数発生回路は、第２図Ａに示
すごとく、直列入力並列出力型のシフトレジスタ
１０と、このシフトレジスタ１０のメモリ内容を
演算し所定のシリアル信号を該シフトレジスタに
入力する帰還回路１２と、を含む。そして、シフ
トパルス出力回路１４からシフトパルスSPが入
力される度に帰還回路１２からシフトレジスタ１
０に新たなシリアル信号を入力してメモリ内容を
図中右方向にシフトすることにより、該シフトレ
ジスタ内に所定周期の擬似乱数を発生させてい
る。第２図Ｂにはこのような従来の乱数発生回路の
具体的な回路構成が示されており、実施例の乱数
発生回路は、ｎ段のシフトレジスタ１０と、該シ
フトレジスタ１０から所望のパラレル出力が入力
される帰還回路１２と、を含み、2ⁿ−１のクロツ
ク周期をもつた擬似乱数をシフトレジスタ１０内
に発生させている。従つて、該シフトレジスタ１０の任意の段の内
容を出力して取り出すと、０と１の不規則な乱数
系列が得られる。その乱数系列は、前述したよう
に2ⁿ−１の周期をもつているため、擬似乱数と呼
ばれるが、ｎの値が充分大きな場合にはこの周期
も大きなものとなるため、実際の用途では真の乱
数と同等に見なしても差しつかえない。従つて、このようにして得られた乱数をサンプ
リングアドレスとして用いることにより、所望の
雑音信号を出力することは可能となる。［発明が解決しようとする問題点］しかし、従来の乱数発生回路は、シフトレジス
タ１０と、該シフトレジスタ１０にシフトパルス
を供給するシフトパルス出力回路１４と、をそれ
ぞれ独立に設ける必要があるため、回路の部品点
数が多くなり、装置全体が複雑かつ高価なものと
なるという欠点があつた。特に、電子回路を用いて所望の音を発生する音
発生回路においては、このような雑音波形発生用
の乱数発生回路の外に所望の擬音を発生させるた
めの周期波形発生回路が設けられており、従つ
て、このような従来の乱数発生回路を、周期波形
発生回路と別個独立して設けると、回路全体が極
めて複雑かつ高価となり、しかも回路全体が大型
化するという欠点があつた。［発明の目的］本発明はこのような従来の課題に鑑み成された
ものであり、その目的は回路全体の集積度を高め
小型でかつ低コストな乱数発生回路を提供するこ
とにある。［問題点を解決するための手段及び作用］前記目的を達成するため、本発明の回路は、累
算値を記憶する累算メモリと、前記累算値と外部
入力される周波数データとを加算しこの加算値を
新たな累算値として前記累算メモリに書込み記憶
させるための第１加算器と、を含み、前記第１加
算器の累算値がオーバーフローした際発生する桁
上げ信号に基づきシフトパルスを出力するシフト
パルス出力部と、乱数値メモリ及び第２加算器から成り前記シフ
トパルスが入力される度に第２加算器を用いて乱
数値メモリ内容を倍数加算して更新しシフトレジ
スタとして機能するシフト回路と、前記乱数値メ
モリの出力に基づき前記第２加算器のキヤリー入
力端子に帰還信号をフイードバツク入力する帰還
回路と、を含み、前記乱数値メモリ内に所定の乱
数を発生させる乱数発生部と、を有し、前記第１加算器及び第２加算器は、同一
の加算器を時分割して共用することを特徴とす
る。以上の構成とすることにより、本発明の乱数発
生回路は、使用する部品点数を減少させ、回路全
体の集積度を高めることが可能となり、この結
果、小型でかつ低コストが乱数発生回路を提供す
ることができる。ここにおいて、本発明の乱数発生回路は各種の
用途に幅広く用いることが可能であり、特に音発
生回路において雑音を発生する際に使用する乱数
発生源として好適である。［実施例］次に本発明の好適な実施例を図面に基づき説明
する。 (A) 乱数発生回路の原理第１図には本発明に係る乱数発生回路の好適
な実施例が示されており、実施例の乱数発生回
路は、シフトパルスSPを出力するシフトパル
ス出力部２０と、該シフトパルスSPが入力さ
れる度に所定の乱数を発生させる乱数発生部２
２と、を含む。前記シフトパルス出力部２０は、周波数デー
タメモリ２４内に記憶された周波数データＦと
累算メモリ２６内に記憶された累算値Ｂとを加
算器２８により加算し、その加算値を新たな累
算値Ｂとし累算メモリ２６のメモリ内容を更新
する。このような累算メモリ２６の更新は、タイミ
ング発生回路３０から一定の周期でライトパル
スａ入力される度に行われる。従つて、実施例のシフトパルス出力部２０
は、加算器２８の動作により累算メモリ２６内
に記憶された累算値と周波数データメモリ２４
から出力される周波数データＦとを加算し、タ
イミング発生回路３０からライトパルスａが出
力されていれば該加算値を新たな累算値として
累算メモリ２６内へ書込み記憶していくことに
なる。そして、加算器２８は、このような累算値Ｂ
と周波数データＦとの加算の結果この加算値が
オーバーフローした際、出力端子COから桁上
げ信号ｃを出力し、このようにして出力された
桁上げ信号ｃはタイミング発生回路３０から出
力されるライトパルスａと同一周期をもつタイ
ミング信号ｂとともにアンドゲート３１へ供給
され、アンドゲート３１からシフトパルスSP
として出力される。このように、実施例のシフトパルス出力部２
０は、加算器２８がオーバーフローし桁上げ信
号ｃを出力する度に乱数発生部２２へ向けシフ
トパルスSPを出力する。このシフトパルスSPが出力される時間間隔
は、加算器２８がオーバーフローする時間間隔
であり、従つて、該加算器２８に入力される周
波数データＦの値が大きければ該時間間隔を短
くすることができ、そのＦの値を小さくするこ
とによりその時間間隔を長くすることができ
る。従つて、該周波数データメモリ２４内に書込
み記憶する周波数データＦの値を大きく設定す
ることにより、実施例のシフトパルス出力部２
０からは短い時間間隔でシフトパルスSPが出
力され、また周波数データメモリ２４内へ小さ
な周波数データＦを設定することにより、出力
されるシフトパルスSPの時間間隔を長くする
ことが可能となる。また、実施例の乱数発生部２２は、シフトレ
ジスタとして機能するシフト回路３２と、該シ
フト回路３２の並列出力に基づきシリアル信号
をシフト回路３２へ供給する帰還回路１２と、
を含む。前記シフト回路３２は、乱数値メモリ３４及
び第２加算器３６からなり、シフトパルス出力
部２０からシフトパルスSPが入力される度に
第２加算器３６を用いて乱数値メモリ３４のメ
モリ内容を倍数加算して新たなメモリ内容に更
新する。なお、実施例においては、第２加算器３６は
乱数値メモリ３４のメモリ内容を２倍に加算す
る２倍器として機能している。このようにすることにより、乱数値メモリ３
４に記憶されたメモリ内容は、シフトパルス
SPが入力される度に順次上位桁にシフトし、
シフトレジスタとして機能することになる。すなわち、乱数値メモリ３４のメモリ内容が
例えば「0011」で、帰還回路１２の帰還値を
「０」とした場合に、そのメモリ内容が第２加
算器３６により倍数加算すると、その内容は
「0110」となる。また、この新たなメモリ内容
「0110」が加算器３６により更に倍数加算され
ると、そのメモリ内容は「1100」となる。このように、シフト回路３２はシフトレジス
タと同様に機能することが理解される。そして、帰還回路１２は、乱数値メモリ３４
の並列出力に基づき帰還信号として所定のシリ
アル信号を出力し、該シリアル信号を第２加算
器３６のキヤリー入力端子CIに入力している。ここで、キヤリー入力端子CIは、シフトレ
ジスタに於けるシリアル入力と等価になる。このようにすることにより、実施例の乱数発
生部２２は、第２図に示す回路と全く同様に機
能し、シフトパルスSPが入力される度に乱数
値メモリ３４内部に乱数を発生させることがで
きる。この際、乱数の発生周期は、シフトパルス出
力部２０から供給されるシフトパルスSPの出
力周期により定まり、従つて周波数データメモ
リ２４内へ書込み記憶する周波数データＦの値
を大きくすることにより乱数発生周期を短く設
定することができ、また設定する周波数データ
を小さくすることにより乱数発生周期を長く設
定することが可能となる。以上説明したように、本発明に係る乱数発生
回路は、シフトパルス出力部２０及び乱数発生
部２２を近似した回路構成としており、その特
徴的事項は、時分割の手法を用いることによ
り、このようなシフトパルス発生部２０及び乱
数発生部２２に用いられる第１の加算器２８及
び第２の加算器３６として、同一の加算器を使
用可能としたことにある。すなわち、時分割の手法によりシフトパルス
出力部２０の動作時と、乱数発生部２２の動作
時とを時間的に異なるタイミングで行うことに
より、第１の加算器２８及び第２の加算器３６
は同時に作動することがない。従つて、１つの加算器を、シフトパルス出力
部２０が動作している場合には第１の加算器２
８として用い、乱数発生部２２が作動している
場合には第２の加算器３６として用いることが
でき、このように同一の加算器を第１及び第２
の加算器２８，３６として用いることにより、
乱数発生回路の構成を簡単化しその集積度を高
めることができ、この結果回路全体の低コスト
化を図ることができる。また、本発明の乱数発生回路においては、そ
のシフトパルス出力部２０と乱数発生部２２と
に用いるメモリ２４，２６，３４として通常の
メモリを用いることができるため、これらメモ
リ２４，２６，３４を同一のメモリ、例えば
RAM内の異なる番地内に形成することが可能
となり、このようにすることにより回路全体の
集積度を更に高めることが可能となる。 (B) 音発生回路の原理次に本発明の乱数発生回路を音発生回路に適
用した場合を例にとり説明する。実施例において、この音発生回路は、任意の
周波数及び形状の波形を出力し所望の擬音を発
生させる周期波形発生回路と、所望周期の雑音
波形を出力し例えば打楽器の音あるいはゲーム
の効果音等を発生させる雑音波形発生回路と、
を含む。ここにおいて、本発明の乱数発生回路
は雑音波形発生回路の一部として用いられてい
る。以下に実施例の音発生回路を周期波形発生回
路と雑音波形発生回路とに分けて説明する。 (B‐1) 周期波形発生回路第３図Ａには周期波形発生回路の好適な実
施例が示されており、実施例の周期波形発生
回路は、波形メモリ４０内に予め記憶された
複数の波形から任意の波形を所望周期で読み
出すことにより、任意の周波数及び形状の波
形を発生するものである。周知のように、一般の波形は、波形（状）、
繰返し周波数（周期）及び振幅の３要素を有
し、これらいずれかが相違すれば異なる波形
となり、例えば擬音の場合、音色、音程及び
音圧が異なつて現出する。なお、前記周波数
には初期位相も含まれる。以上の３要素に対応して、実施例の波形発
生回路においても各要素の任意指定が行わ
れ、波形メモリ４０に記憶された波形の選択
によつて波形状が定まり、またこの選択され
た波形の読み出し分周比の設定によつて、周
波数（周期および初期位相）が定まる。そし
て、これら波形状と周波数とがデジタル的に
特定された後に、その振幅が設定される。実施例の周期波形発生回路において、特徴
的なことは、波形の選択と読み出し分周比が
別個に処理されていることであり、特に読み
出し分周比は読み出し周波数（周期）を外部
より入力するのみで任意の周波数を設定可能
であり、波形メモリ４０の記憶データが限ら
れた量であるにも関わらず多数の波形を発生
し得る利点がある。以下、本実施例の周期波形発生回路の詳細
を説明する。実施例において、波形メモリ４０はROM
又はRAM等を用いて形成されており、その
内部には複数の波形が記憶されている。表１
には波形メモリ４０に記憶された波形の一例
が示されている。このようにして波形メモリ４０内に記憶さ
れた波形は、波形選択メモリ４２から供給さ
れ、かつ４ビツトの数値データをもつて構成
された波形ナンバーＳにより選択され、選択
された波形は１波長分のデータとして出力さ
れる。このような１波長分のデータの読み出し
は、周期アドレス出力回路４３から供給され
るサンプリングアドレス信号に基づき波形デ
ータを順次所定のサンプリング周期で読み出
し出力することにより行われる。実施例において、この周期アドレス出力回
路４３は、周波数メモリ４４、累算メモリ４
６及び加算器４８により構成され、前述した
波形メモリ４０から選択出力される波形の読
み出し周期は、周波数メモリ４４から供給さ
れる周波数データＦによつて定められる。なお、この読み出し周波数の初期位相は、
累算メモリ４６内に図示しない初期位相設定
回路により書込み記憶されている。すなわち、実施例の回路は、累算メモリ４
６と加算器４８とにより累算器を構成し、加
算器４８により周波数メモリ４４から供給さ
れる周波数データＦと累算メモリ４６内に累
算記憶されている累算値Ｂとを加算し、ライ
トパルスWPの入力があれば新たな累算値と
して累算メモリ４６のメモリ内容を更新する
更新動作を行う。従つて、累算メモリ４６内
の累算データＢはライトパルスWPが供給さ
れる度に、周波数メモリ４４から供給される
周波数データＦだけ順次増加することにな
る。そして、この周期波形発生回路は、前記更
新動作が行われる度に累算メモリ４６内に書
込まれた新たな累算データＢをサンプリング
アドレス信号として波形メモリ４０に供給す
る。そして、波形ナンバーＳにより選択され
た波形から、累算データＢによつて特定され
る波形データを読み出すサンプリング動作を
行う。なお、実施例の周期波形発生回路における
回路各部のビツト数を例示すれば、周波数精
度をもたせる意味から、周波数データＦを20
ビツト、累算値Ｂを21ビツトに設定してい
る。しかし、累算値Ｂによつて選択される波
形データは、2²¹ワードものビツト量は必要
でないので、Ｂの上位５ビツトのみ（Ｂを
2^21-5＝65536で割つて小数点以下を切捨てた
値）をサンプリングアドレス情報、すなわち
位相角情報として用いている。従つて、波形
メモリ４０から読出される波形データは2⁵＝
32ワードとなる。そして、このようにして読
み出される各ワードが波形の振幅を示す。波形データの１ワードは４ビツトであるか
ら１つの波形データは32×４＝128ビツトで
ある。また波形ナンバーＳは４ビツトであ
り、16種類の波形が登録できることから、波
形メモリ全体では128ビツト×16＝2048ビツ
トである。表２には、ある１種類の波形に対する１サ
ンプリングごとの累算データＢのみと、波形
メモリ４０から出力される波形データの１例
が示されている。Nn（ｎ＝０、１、２、３、
４、…）は「ｎ」回めのサンプリングを表す
記号であり、波形データ欄のSD−０は波形
ナンバーＳ＝０の場合の表１に基づいた出力
波形データを、SD−７は波形ナンバーＳ＝
７の場合の表１に基づきた出力波形データを
表す。ここにおいて、初期状態のときの周波数デ
ータＦをＦ＝010000Hとし、累算データＢを
Ｂ＝00Hと仮定する。ここにおいて、末尾の
Ｈは表された数字が16進数であることを示
す。まず波形ナンバーＳによりＳ＝0Hの波形
が選択されたとする。サンプリングN0の場
合には、波形ナンバーはＳ＝0Hであるから
波形メモリ４０のアドレス上位４ビツトが
0000であり、累算データＢはＢ＝00Hである
から、波形メモリ４０のアドレス下位５ビツ
トが00000となり、波形メモリ４０からは
000000000すなわち000Hのアドレスにより指
定された波形データ「７」がサンプリング読
み出しされる。同様に、サンプリングN1の場合には、Ｓ
＝0H、累算データB5ビツトは01Hであるた
め、波形メモリ４０のアドレス上位４ビツ
ト、下位５ビツトはそれぞれ0000と00001で
ある001Hのところの波形データ「９」がサ
ンプリング読み出しされる。このようにして、累算データＢには順次Ｆ
づつ累算されていき、その結果該累算データ
Ｂの上位５ビツトは各サンプリング動作が行
われるたびに表２に示すように順次変化し、
表１にて選択された波形データＳ＝01Hを所
定の間隔で順次サンプリング読み出ししてい
く。第１３図には、波形ナンバーＳ＝0Hによ
り選択された波形の出力波形図が示されてお
り、同図から明らかなようにＳ＝0Hにより
波形を選択するとsin波形が得られることが
判る。なお、同図において横軸はサンプリン
グ回数を表し、縦軸はサンプリング出力され
る波形データのアナログ量を表す。なお、前記説明は、波形ナンバーＳ＝0H
によりsin波形を選択した場合を例にとり説
明したが、実施例の周期波形発生回路は、こ
れに限らず他の波形も選択可能であり、例え
ば波形ナンバーＳ＝7Hにより波形を選択す
ると、表２のSD−７の欄に示すごとくＳ＝
7Hにより選択された波形の波形データが順
次サンプリング読み出しされる。第１４図にはこのようにしてサンプリング
読み出しされた波形が示されており、同図か
らも明らかなようにＳ＝7Hにより波形を選
択すると鋸波を出力することが判る。このように、実施例の周期波形発生回路に
よれば、波形メモリ４０内にあらかじめ設定
された複数の波形から波形ナンバーＳにより
選択された波形を任意に選択出力することが
可能となり、従つて波形メモリ４０に単に適
当な波形をあらかじめ設定しておくことによ
り、所望の波形を出力することができる。次にこのようにしてサンプリグ読み出しさ
れる波形の読み出し周波数ｆについて検討す
る。表２の累算データＢの値に着目すると、
初期状態N0の時のＢの値とN20のときの値
とが等しくなつている。これはサンプリング
アドレスＢの値がＮ＝０から20Hサイクル後
に加算器４８がオーバーフローし初期状態と
同じ値となり波形メモリ４０のサンプリング
アドレスが初めの状態に戻つたことを意味
し、従つてこの20Hサイクル間に周期波形が
１波長出力されることになる。この１波長に対応する期間を「１周期」と
定義する。本実施例で累算データＢ全体（21
ビツト）の値が200000Hだけ増加する間が１
周期となる。但しこの１周期分の波形を得る
のに必要なサイクル数は周波数データＦの値
によつて変化する。すなわち、累算データＢの増加の間隔が短
ければ１周期分の波形を得るのに多くサンプ
リングサイクル数を必要とし、長ければ少し
のサンプリングサイクル数で１周期分の波形
が得られる。ここで１周期する間に生ずるサンプリング
サイクル数をNsとし、累算データＢのビツ
ト数をＭとすれば、 Ns＝2^M／Ｆ ……(1) となる。また、１回のサンプリングに要する
時間、すなわち１サンプリングサイクルに要
する時間をts、１周期に係る時間をTsとす
ると、Ts＝Ns・tsとなる。従つて、出力波形の周波数ｆはｆ＝１／Ts＝１／Ns・ts＝Ｆ／ts・2^M ……(2) となり、ここにおいて、tsは定数であるか
ら、出力される周期波形の周波数ｆは周波数
データの値Ｆによつて決定される。このことは、出力される周期波形の周波数
ｆが周波数データＦの値にいかんによつて任
意に設定できることを意味する。このように、波形メモリ４０からの周期波
形の読み出し周期は周波数メモリ４４に設定
される周波数データＦの値が大きい場合には
短く、周波数データＦが小さい場合には長く
することができる。以上表２に示す波形の読み出しを行う場合
について検討してみると、表２においては、
１サンプリングサイクル毎に波形データが順
次読み出されている。もし周波数データＦの
値010000Hがより小さく１サイクルのサンプ
リング動作終了時に累算データＢの上位５ビ
ツトの内容に変化が生じない場合には、波形
メモリ４０からサンプリング出力される波形
データの値も変化しない。このような場合に
は、累算データＢの上位５ビツトの内容が変
化するまでサンプリング動作を数サイクル繰
り返し（多重読みされ）それだけ周期波形の
出力周波数が低くなる。逆に周波数データＦの値が010000Hよりも
大きく、累算データＢの上位５ビツトの値が
１サンプリングサイクル中に、02H以上累算
されると波形データは、飛び越し読み出しさ
れる。この場合、出力周波数が高くなるが、波形
の高調波成分が損われることになる。以上説明したように、実施例の周期波形発
生回路においては、波形選択メモリ３２及び
周波数メモリ４４へ所望の波形ナンバーＳ及
び周波数データＦを設定することが可能であ
り、従つて、このＳ及びＦの設定により、波
形メモリ４０から任意の波形を任意の周波数
で発生させることが可能となる。以上が、周期波形発生回路により１つの周
期波形を出力する場合を説明したが、時分割
多重化の手法を用いることにより複数の波形
を合成した周期波形を得ることもできる。この場合、多重化にともなうチヤンネル数
が増える程、各チヤンネルあたりのサンプリ
ング周波数が低くなつてしまうが、このサン
プリング周波数は、理論上、出力波形に要求
される周波数帯域の上限の少なくとも２倍以
上の周波数に設定することが要求される。前記時分割サンプリングは各チヤンネルに
対して循環して行われ、DAコンバータを介
して出力される波形に対して所定のフイルタ
ーリングを行い必要な周波数帯域外を除去す
ることにより、本実施例の回路により、複数
チヤンネルの周期波形から完全な合成波形を
得ることが可能となる。なお、実施例の周期波形発生回路におい
て、各メモリが、所定の記憶素子、例えば
RAM内の異なる番地内に形成されている。 (B‐2) 雑音波形発生回路実施例の雑音波形発生回路は、前記第３図
Ａに示す周期波形発生回路の周期アドレス出
力回路４３に代え、前述した本発明の乱数発
生回路を乱数アドレス出力回路として用いる
ことにより、波形メモリ４０内にあらかじめ
記憶された複数の波形から任意の波形を所定
周期でランダムに読み出すことにより、ラン
ダムな形状の雑音波形を任意の周期で発生さ
せるものである。第３図Ｂにはこのような本実施例の雑音波
形発生回路が示されており、実施例の回路
は、波形選択メモリ４２から供給される波形
ナンバーＳにより波形メモリ４０に記憶され
る任意波形が選択され、該選択波形が本発明
の乱数発生回路をもつて構成されるサンプリ
ングアドレス（乱数）アドレス出力回路４５
から供給される乱数によりランダムに読み出
し出力される。すなわち、乱数アドレス出力回路４３を形
成する本発明の乱数発生回路からは、所定の
時間間隔で乱数が供給され、このようにして
供給される乱数をサンプリングアドレス信号
として波形メモリ４０に供給することによ
り、波形メモリ４０からは、波形ナンバーＳ
により選択された波形から、乱数によつて特
定される波形データがサンプリング読み出し
されることになる。従つて、このようにしてサンプリング読み
出される波形データは、前記周期波形のサン
プリング読み出し時と異なり、このサンプリ
ングアドレスがランダムに変化するため全体
として波形がランダムに変化する雑音波形と
して出力されることになる。本実施例おいては、このような乱数アドレ
ス出力回路４５から出力される乱数を16ビツ
トに設定し、この16ビツトの乱数の所定の５
ビツトのみをサンプリングアドレスとして波
形メモリ４０に供給している。尚、以上の説明では実施例の雑音波形発生
回路により１つの雑音波形を出力する場合を
例にとり説明したが、実施例の雑音波形発生
回路は前記周期波形発生回路と同様に時分割
多重化の手法を用いることにより複数の波形
を合成した雑音波形を得ることもできる。 (B‐3) 本実施例の特徴的事項本実施例の特徴的事項は、このような周期
波形発生回路の動作と、雑音波形発生回路の
動作とを異なるタイミングで任意に行うこと
により、同一の加算器を加算器２８，３６，
４８として用い、しかも周期波形発生回路及
び雑音発生回路に同一の波形メモリ４０を用
いて周期波形発生動作及び雑音波形発生動作
を行うことを可能としたことにある。このように周期波形発生回路と雑音波形発
生回路とに用いる加算器及び波形メモリを共
用することにより、回路全体の構成を簡単化
しその集積度を高め、その結果装置全体の低
コスト化を計ることができる。次に、第３図Ａに示す周期波形発生回路
と、第３図Ｂに示す雑音波形発生回路とを組
合せ、その回路の１部、例えば加算器及び波
形メモリを共用して形成された回路の具体例
について説明する。 (C) 具体的な実施例第４図には周期波形の発生と雑音波形の発生
との両機能を任意に切替え可能な回路が示され
ており、実施例の回路は16本のチヤンネルを有
し、各チヤンネルの１つ１つについて前記両機
能を自由に切替えて使用することができる。なお、実施例の回路は、第３図Ａに示す周期
波形発生と、第３図Ｂに示す乱数発生の各回路
を原理的に組合せて形成させたものであるが、
第１図、第３図Ａ，Ｂの各回路はその原理図を
示したものにすぎず、従つて、本実施例の回路
とはその回路構成を幾分異にする。実施例の回路は、RAM５０を有し、該
RAM５０の異なる番地内に前記第３図Ａ及び
第３図Ｂに示す各メモリ２４，２６，３４，４
２，４４，４６を形成している。このようにし
て形成されるメモリエリアはサウンドポートと
よばれ、実施例においては、周期波形発生時の
サウンドポート及び雑音波形発生時のサウンド
ポートとしてそれぞれのチヤンネルについて固
定的に８バイトのエリアを有している。第５図にはこのようなサウンドポートのメモ
リ内容が示されており、第５図Ａは周期波形発
生時に用いられるサウンドポート、第５図Ｂは
雑音波形発生時に用いられるサウンドポートの
メモリ内容を示している。なお、これら各サウンドポートにおけるデー
タ記号は、前記第１図、第３図Ａ及び第３図Ｂ
において用いたデータ記号と同一の符号を用い
ている。第５図Ａにおいて、周波数データＦ及び累算
データＢはその下位側からそれぞれF0、F1、
F2及びB0、B1、B2とそれぞれ３分割してサウ
ンドポート記憶されている。これは、第３図Ａ
において説明したように、実施例の周波数メモ
リ４４及び累算メモリ４６内に記憶されるデー
タＦ及びＢがそれぞれ20ビツト、21ビツトのも
のであるのに対し、第４図に示す実施例の回路
において用いられる加算器５２は８ビツトのも
のであるため、このように各データＦ、Ｂを８
ビツト単位で分割しなければその加算を行うこ
とができないからである。なお、第３図におい
て説明した周波数データＦ及び累算データＢの
加算は、第５図Ａに示された各データの下位側
からキヤリー信号（桁上げ信号）を加味して順
次行われる。また、第５図Ｂに示す雑音波形発生用のサウ
ンドポートにおいて、乱数値メモリ３４内に記
憶されるSRは下位側から順にSR0、SR1に分
割して記憶されている。これは、乱数値メモリ
３４のメモリ容量が16ビツトであるのに対し、
加算器３６は８ビツトの加算容量しかないこと
による。また、第５図Ａ，Ｂに示す両サウンドポート
に共通するデータG0、G1は、波形のゲイン
（利得）である。このゲインは、第４図に示す
波形メモリ４０からの波形データの出力と同時
にRAM５０のサウンドポートから出力されて
波形ラツチ５４内にラツチされ、その後乗算機
能を有したDAコンバータ５６にて読み出され
た波形データと乗算され、アナログ信号として
出力される。従つて、このゲインにより波形メ
モリ４０から読み出される波形データの振幅が
制御される。実施例において、このゲインとして通常は
G0を用いるが、例えばステレオ用の波形を出
力する場合には、このゲインG0と独立にゲイ
ンG1をも用いて波形の振幅調整を行うことも
できる。また、第５図Ａ，Ｂに示す両サウンドポート
において、Ｎは回路の周期波形発生動作と雑音
波形発生動作の機能の切替えを行うデータビツ
トであり、このＮによつて機能切替えが行える
チヤンネルは、該Ｎの存在するサウンドポート
に対応したチヤンネルではなく、その次にサン
プリングが実行されるチヤンネルである。これは、データＮは１回のサンプリング過程
の最後に読み出されるためである。実施例において、RAM５０内には以上説明
したような第５図Ａ，Ｂに示すサウンドポート
がそれぞれ形成されている。CPUは所定のプ
ログラムに従いこれら各サウンドポートからの
データのアクセスをCPUのバスサイクルに同
期して時分割で行つている。すなわち、実施例における１つのチヤンネル
の１回のサンプリング過程は、RAM５０の時
分割アクセス実行のために４つの過程に分割し
て行われており、従つて、実施例の回路におい
て、16チヤンネルのサンプリングを終了するた
めには４×16＝64、すなわち64周期の時分割ア
クセスを実行することが必要となる。次に第４図に示す回路の動作を、周期波形発
生動作と雑音波形発生動作とに分けてそのサン
プリング過程を説明する。なおこのような動作
を行うにあたり、実際にはCPUがRAM５０を
占有する期間が間欠的に入るが、実施例におい
ては、RAMアドレスの時分割をつかさどるマ
ルチプレクサ５８がチヤンネル及びポート選択
信号側にセツトされているものとしてCPUの
RAM占有期間の説明を省略する。 (C‐1) 周期波形発生動作まず第４図に示す回路により周期波形を発
生するための動作を説明する。その動作は、前記第３図Ａに示す周期波形
発生回路の原理で示したように、第５図Ａに
示すサウンドポートの周波数データＦと、累
算値データＢとが累算され、その後その累算
結果に基づき波形メモリ４０から任意の波形
が読み出され、その後第５図Ａに示すサウン
ドポートのゲインG0により波形振幅が定め
られ、DAコンバータ５６からアナログ信号
波形として出力される。以下、この波形発生動作を、周波数データ
Ｆと累算データＢとの累算動作と、この累算
結果に基づき波形メモリ４０から周期波形を
読み出す動作とに分けて説明する。まず、この波形データＦと累算値データＢ
との累算は、加算器５２を第３図Ａに示す加
算器４８として用いて、この下位側のビツト
から第１にF0＋B0、第２にF1＋B1、第３に
F2＋B2の３つのステツプに分けて行われる。すなわち、実施例の回路は、乱数モードキ
ヤリフリツプフロツプ６０がクリアされるこ
とにより、タイミング及び制御回路６２が回
路全体を周期波形発生回路として動作させ
る。（第１ステツプ）これにより、第６図に示すごとく、回路は
矢印で示すようにキヤリーフリツプフロツ
プ６４がクリアされその記憶内容が０に設定
される。これに続いてRAM５０の第５図Ａに示す
サウンドポートからは、矢印及びで示す
ごとく、まず下位側の周波数データF0及び
累算データB0がこれぞれ読み出されラツチ
回路６６及び６８にラツチされる。ここにおいて、マルチプレクサ７０は、波
形ナンバーマスク回路７２側を選択してい
る。波形ナンバマスク回路７２は、この時点
ではデータ素通しの状態である。従つて、加
算器５２にはラツチ回路６６及び６８に記憶
されたデータF0及びB0が供給され、この累
算値Ｙ＝F0＋B0＋CYが演算される。なお、
この最下位データの演算では、CY＝０であ
るため、加算器５２の出力はＹ＝F0＋B0と
なる。この演算の完了と同時に、タイミング及び
制御回路６２からRAM５０にライトパルス
が供給され、これと同時に３ステートバツフ
ア７４が開き、矢印で示す如く、加算器５
２の演算データＹ＝F0＋B0がRAM内の第
５図Ａに示すサウンドポートのB0書き込み
エリア、すなわち累算メモリ４６内に記憶さ
れる。このようにして、まず、最下位側の累算値
B0が新たな累算値に更新記憶される。この際、F0＋B0の演算により桁上りが発
生した場合には「１」が、発生しなかつた場
合には「０」が、矢印で示すごとく、桁上
げ信号CYとして加算器５２のCo端子からキ
ヤリーフリツプフロツプ６４に保持される。（第２ステツプ）このような一連の演算が終了すると、次に
F1及びB1の演算、すなわち、第２ステツプ
の演算が開始される。この演算は、前記第１ステツプにおける演
算と同様に、RAM５０の第５図Ａに示すサ
ウンドポートから、F1、B1を読み出しこれ
を加算器５２の入力端子Ａ，Ｂに入力し同時
にキヤリーフリツプフロツプがマルチプレク
サ７６を介して加算器５２のCI入力端子に
接続されているため、第１ステツプでキヤリ
ーフリツプフロツプに保持された桁上げ信号
CYを加味した演算を行い、演算データＹ＝
F1＋B1＋CYをサウンドポートのデータB1
記憶エリア、すなわち累算メモリ４６内に、
新たなデータとして書込み記憶する。また、
同時にキヤリーフリツプフロツプ６４の内容
も更新される。（第３ステツプ）前記第２ステツプが終了すると、第７図に
示すごとく第３ステツプの演算が開始され
る。この演算は、矢印及びで示すごとく、
RAM５０内の第５図Ａに示すサウンドポー
トからデータF2及びＳを読み出しラツチ回
路６６内にラツチし、続いてデータB2を読
み出しラツチ回路６８内にラツチすることに
より開始される。この際、波形ナンバーマスク回路７２はラ
ツチ回路６６に記憶されたF2に相当する下
位側の４ビツトにビツト５として「０」を加
えデータF2を５ビツトに拡張して加算器５
２へ供給する。そして、加算器５２は、このようにしてラ
ツチ回路６６，６８から供給されるデータ
F2及びB2を累算し、矢印で示すごとく、
その累算値Ｙ＝F2＋B2＋CYを前述と同様に
RAM５０内の第５図Ａに示すサウドポート
のB2記憶エリア、すなわち累算メモリ４６
内に新たなデータとして書込み記憶する。この際、第３ステツプの演算ではキヤリー
フリツプフロツプ６４は更新されないが、キ
ヤリーフリツプフロツプ６４は第２ステツプ
におけるCYを保持したままなので、任意の
値として、次回のサンプリング動作の最初に
クリアされる。（第４ステツプ）このような第１〜３ステツプから成る累算
動作が終了すると、第８図に示すごとく次に
波形メモリ４０に記憶された波形データの読
出しが行われる。すなわち、前記第３ステツプの動作終了時
点において、加算器５２からは加算後の出力
値データ（Ｙ＝F2＋B2＋CY）が出力されて
おり、これと同時に、矢印で示すごとく波
形ナンバーＳがラツチ回路６６から出力さ
れ、波形メモリ４０にサンプリングアドレス
として供給される。このように波形メモリに、出力データＹ及
び波形ナンバーＳが供給されると、矢印で
示すごとく波形メモリ４０に記憶された波形
データが波形ラツチ５４に向け出力される。また、このような一連の波形データのサン
プリング読み出し動作と連動して、RAM５
０の第５図Ａに示すサウンドポートからは、
ゲインG0が読み出され、該読み出しデータ
が矢印で示すごとく波形ラツチ５４に向け
供給される。このようにして波形ラツチ５４
内にラツチされた波形データとゲインG0は
乗算機能を有したDAコンバータ５６内にお
いて乗算され、同時にアナログ信号に変換さ
れ次サンプリング動作の波形読み出しが開始
される時点まで出力される。そして、前記第１〜第４ステツプから成る
サンプリング動作を、前記第(1)式で与えられ
る回数だけ繰り返して行うことにより、波形
ナンバーＳにより選択された任意の周期波形
が１周期分読み出し出力される。このように、実施例の回路においては、前
述した第１〜第４ステツプの一連の動作を各
チヤンネル毎にくり返し行うことにより、波
形メモリ５０内に記憶された周期波形を所望
の読み出し周期及びゲインG0をもつて読み
出し出力することができる。なお、ステレオ効果を得る場合には、波形
ラツチ５４及びDAコンバータ５６をもう１
組用意し、前述と同様にRAM５０内の第５
図Ａに示すサウンドポートからゲインG1を
読み出すことにより、このゲインG1により
その振幅が定められた所定の周期波形を読み
出すことも可能である。また、実施例の回路は、前述した第１〜第
４ステツプの一連のサンプリング動作が終了
する毎に、第５図Ａに示すサウンドポートか
ら読み出されたデータＮが矢印で示すごと
く乱数モード検出フリツプフロツプ６０内に
読み込まれ、このようにして読み込まれたデ
ータＮは次のチヤンネルの動作が周期波形発
生動作かあるいは以下に述べる雑音波形発生
動作を定める。このようにして、実施例の回路は、例えば
第１３図、第１４図で示す任意の周期波形を
所望周期で出力することができる。以上が、本実施例の回路における周期波形
発生動作であり、次に本実施例の回路を用い
て行われる雑音波形発生動作について説明す
る。 (C‐2) 雑音波形発生動作実施例の回路において、雑音波形発生動作
は、乱数モード検出フリツプフロツプ６０の
出力が１に設定されることにより開始され、
このようにフリツプフロツプ６０の出力が、
１となると、タイミング及び制御回路６２は
回路全体を雑音波形発生用の動作に制御す
る。このようにして雑音波形発生動作を開始す
ると、実施例の回路は、まず第１ステツプと
してシフト許可信号Ｐを出力するためのシフ
トパルス発生部としての動作を行い、第２、
第３ステツプにおいて出力されたシフト許可
信号Ｐに基づき乱数を発生する乱数発生部と
しての動作を行い、第４ステツプとして発生
した乱数に基づき雑音信号を発生するための
動作を行う。以下この各動作をステツプ順に説明する。（第１ステツプ）まず雑音波形発生動作が開始すると同時
に、実施例の回路は、第９図に示すごとく、
シフトパルス発生部２０として動作する。すなわち、実施例の回路は動作開始と同時
に矢印で示すようにキヤリーフリツプフロ
ツプ６４をクリアし、RAM５０の第５図Ｂ
に示す乱数発生用サウンドポートからそのデ
ータの読み出しを開始する。このデータの読み出しは矢印及びで示
すごとく、第５図Ｂに示すサウンドポートの
各メモリ２４，２６から、周波数データＦ及
び累算データＢを読み出し、これら各データ
Ｆ及びＢをそれぞれラツチ回路６６及び６８
内にラツチする。このようにしてラツチ回路６６，６８内に
ラツチされたデータＦ及びＢは加算器５２に
おいて累算され、Ｙ＝Ｆ＋Ｂの値として出力
される。そして、このようにして求められた
値Ｙ＝Ｆ＋Ｂは、矢印で示すごとく、あら
たな累算値データＢとしてサウンドポート第
５図Ｂに示す累算値データＢの記憶エリア、
すなわち累算メモリ２６内に書込み記憶され
る。この書込み動作は以下のごとく行われる。まず、データＦ、Ｂの演算動作を行つた結
果、加算器５２の加算値がオーバーフローし
た場合、矢印で示すごとく加算器５２の
COの端子からは桁上げ信号を乱数用キヤリ
ーフリツプフロツプ７６に供給し、これによ
り乱数用キヤリーフリツプフロツプ７６から
はタイミング及び制御回路６２に向けてシフ
ト許可信号Ｐ（第３図Ｂにおいては加算器２
８からのキヤリーＣに該当）が出力される。次に、タイミング及び制御回路６２は、
RAM５０に書込みパルスWPを出力し、累
算値データの更新が行われる。以下、シフト許可信号Ｐが出力されている
ものとして、第２ステツプ以後を説明する。（第２ステツプ）このようにして乱数用キヤリーフリツプフ
ロツプ７６からシフト許可信号Ｐが出力され
ると、タイミング及び制御回路６２は、第１
０図に示すごとく回路全体を乱数発生部とし
て制御する。このようにして、実施例の回路が、乱数発
生部として制御されと、図中矢印で示すご
とく、RAM５０の第５図Ｂに示す乱数発生
用サウンドポートにおいて、乱数値メモリ３
４として機能するメモリエリアから下位側の
乱数SR0が読み出され、ラツチ回路６８内に
ラツチされる。この際、マルチプレクサ７０は、ラツチ回
路６８側を選択しており、従つて、矢印で
示すごとく、加算器５２の両入力端子にはラ
ツチ回路６８にラツチされたデータB0が供
給されることになる。このような動作と同時に、マルチプレクサ
７１は帰還値メモリ７８側に切り代り、矢印
で示すごとく、帰還値メモリ７８から読み
出された帰還値が加算器５２のキヤリー入力
端子CIに入力される。なお、この帰還値メモリ７８は、チヤンネ
ル数に等しい容量をもつアドレスツサブルな
メモリであり、本実施例の場合（１ビツト）
×16のRAMにして構成している。またこの
帰還値メモリ７８内に書込み記憶されるてい
る帰還値は、前回の乱数発生動作時に帰還回
路１２を介して入力されたシリアルデータで
ある。この結果、加算器５２からは、Ｙ＝２×
SR0＋（帰還値）の値が出力され、この値が
RAM５０の第５図Ｂに示すSR0データエリ
ア（乱数値メモリ３４）にあらたなデータと
して書込み記憶される。そして、このようなデータの書込みと同時
に、８ビツト加算器５２は、CO端子から桁
上げ信号CY＝１を矢印で示すごとくキヤ
リーフリツプフロツプ６４に供給する。このようにして、下位側のデータSR0の更
新が終了すると、次に上位側のデータSR1の
更新が開始される。この動作は第１１図に示
すごとく行われる。（第３ステツプ）まず、すなわち、RAM５０の第５図Ｂに
示す乱数発生用サウンドポートからは、矢印
で示すごとく上記側のデータSR1が読み出
されラツチ回路６８にラツチされるととも
に、矢印で示すごとく該サウンドポートか
ら波形ナンバーを現わすデータＳが読み出さ
れラツチ回路６６にラツチされる。このラツチ動作が終了すると、マルチプレ
クサ７０がラツチ回路６８側を選択している
ことから、次に矢印で示すごとくラツチ回
路６８にラツチされたデータSR1が加算器５
２の両入力端子に供給され、これと同時に矢
印で示すごとくマルチプレクサ７１を介し
てキヤリーフリツプフロツプ６４に保持され
ていた桁上げ信号CYがキヤリー入力端子CI
に供給される。この結果、加算器５２からはこの桁上げ信
号CYを含んだＹ＝２×SR1＋CYの値が出力
され、矢印で示すように、RAM５０内の
第５図Ｂで示すSR1データ記憶エリア（乱数
値メモリ３４）に新たなデータとして書込み
記憶される。このようにして、第５図Ｂに示すサウンド
ポート用の乱数記憶用のSR0及びSR1メモリ
エリア（乱数値メモリ３４）にはあらたな乱
数が書込み記憶されることになる。また、加算器５２から加算データＹ＝２×
SR1＋CYが出力されると、帰還回路１２は、
次回の乱数発生動作における帰還値を矢印
で示すごとく帰還値メモリ７８内に書き込み
記憶する。（第４ステツプ）このようにして第５図Ｂに示すサウンドポ
ート内にあらたな乱数が書込み記憶される
と、次に実施例の回路は第１２図で示すごと
く雑音波形発生用の回路として機能する。すなわち、前記第３ステツプ終了時におい
て、ラツチ回路６６内には波形ナンバーを表
すＳがラツチされており、該波形ナンバーＳ
が矢印で示すごとく波形メモリ４０に供給
される。これと同時に、加算器５２からは第
３ステツプの演算結果Ｙ＝２×SR1＋CYが
出力されており、該出力の下位５ビツトが矢
印で示すごとく波形データのサンプリング
位置を定めるサンプリングアドレス信号とし
て波形メモリ４０に供給される。この結果、波形メモリ４０からは、波形デ
ータが読み出され、矢印で示すごとく波形
ラツチ５４内にラツチされる。このような波形データの読み出しと同時
に、実施例の回路においては、矢印で示す
ごとくサウンドポートから、振幅を定めるデ
ータG0が読み出され波形ラツチ５４内にラ
ツチされる。そして、このようにして波形ラツチ内に波
形データとゲインとがラツチされると、その
値は矢印で示すごとくDAコンバータ５６
に供給され、各データが乗算されると同時に
アナログ乱数波形信号として出力されること
になる。このようにして、実施例の回路は、発生す
る乱数に基づき選択波形の波形データをラン
ダムにサンプリング読み出し雑音波形信号と
して出力する。なお、実施例の回路において、波形ラツチ
５４及びDAコンバータ５６を更に一対設け
ることにより、第５図Ｂに示すごとくサウン
ドポートのゲインG1を読み出しこのゲイン
G1に基づく雑音波形を出力することも可能
である。そして、このような雑音信号は波形を出力
した後、第５図Ｂに示すサウンドポートから
は、矢印で示すごとくデータＮが読み出さ
れ、次のチヤンネルの動作を定める。このような第１〜第４ステツプからなる所
定のランダム波形データのサンプリング読み
出しを、前記第(1)式で与えられる回数だけく
り返して行うことにより、波形ナンバーＳに
より選択された周期波形の波形データが雑音
波形として一周期出力される。次に、実施例の回路を用いて得られる任意
チヤンネルの雑音波形１例を説明する。まず、任意チヤンネルの第５図Ｂに示すサ
ウンドポートがサンプリング動作開始時点に
おいて第５図Ｃの内容を有すると仮定する。
この場合、周波数データＦは10進数でＦ＝77
であるため、累算データＢの桁上げはデータ
Ｂの更新回数（サイクル）256回のうち77回
発生する。この際、このサンプリング周波数
Ｆは後述する第(4)式によれば、ｆ＝93.75 Ｆ＝7218.75［Hz］となる。表３にはこのような本実施例の雑音波形発
生動作時における各ステツプの演算データが
示され、以下この演算データに基づき実施例
のサンプリング過程を詳細に検討する。ここにおいて、第５図Ｃから明らかなよう
に、波形ナンバーはＳ＝0110（２進数）＝６
（16進数）であり、該前記波形ナンバーＳ＝
６（16進数）で選択される波形の各波形デー
タをその物理アドレス0C0〜0CFと対応して
表すと、このエリアの波形データは表４に示
すようになる。まず前記第１ステツプにおいて詳述したよ
うに、実施例の回路がシフトパルス発生部２
０として動作すると、累算データＢの値は次
に示すようにＦ＝01001101（２進数）つづ更
新される。

【表】

【表】このように実施例の回路がシフトパルス発
生部２０として累算データＢの更新動作を行
うと、加算器３２（第１図においては加算器
２８）が２サイクル目、６サイクル目、12サ
イクル目…にオーバーフローしてシフト許可
信号Ｐ＝１を出力し、３サイクルまたは４サ
イクルに１回の割合で回路を乱数発生部２２
として機能させる。表３において、SH欄は回路が乱数発生部
２２として機能するサイクルを表している。
この表３からも明らかなように、実施例の回
路はN2、N6、N9、NC…サイクルにおいて
乱数発生部として機能する。このようにして回路は乱数発生部２２とし
て機能すると、前記第２ステツプにおいて詳
述したように、帰還値メモリ７８から帰還値
が読み出され、加算器５２（第１図に示す回
路においては加算器３６）のキヤリー入力端
子CIに入力される。この帰還値は前回の乱
数発生時にておいて次の論理式に基づき設定
されており、［帰還値］＝（［ビツト15］［ビツト13］）（［ビ
ツト12］［ビツト10］）（但しＡＢはＡとＢとのエクスクルーシブ
オアを表す。）実施例において、例えば１回目の乱数発生
時にその帰還値は（０１）（０１）＝
１となり、２回目の乱数発生時にその帰還値
は（１０）（００）＝０となる。表３の帰還値の欄にはこのようにして得ら
れる帰還値の値が示されている。実施例の回路は、前記第２ステツプ、第３
ステツプにおいて詳述したように、乱数発生
部２２として機能するたびに前記帰還値を用
いて次に示すような乱数を出力し、乱数値メ
モリ３４、すなわち第５図Ｂに示すサウンド
ポートのSR1、SR2メモリエリア内の乱数を
順次更新していく。

【表】表３の乱数欄にはこのようにして更新され
た乱数が示されている。実施例の回路は、このようにして乱数が出
力される度に、前記第４ステツプにおいて詳
述したように、更新された乱数のビツト８〜
ビツト12の５ビツトを波形メモリ４０の波形
データサンプリングアドレスとし用いる。このようにして出力されるサンプリングア
ドレスを16進数で乱数更新回数１回目から列
記すると次のようになる。 0B、16、0D、1B、16、0D、1A、14 09、12、04、04、12、05、0B、17 ここにおいて、第５図Ｃに示すサウンドポ
ートによつて指定される波形ナンバーはＳ＝
0110（２進数）＝６（16進数）であり、従つて、
波形メモリ４０に入力されるアドレスは該波
形ナンバーＳを考慮すると前記数列に対応し
て次に示す９ビツトの値となる。 0CB、0D6、0CD、0DB、0D6、0CD、
0DA、0D4 0C9、0D2、0C4、0D9、0D2、0C5、0CB、
0D7 このようにして示されたアドレスは、図示
した周期波形発生時のアドレスと異なりラン
ダムなアドレスであるため、表４に示す波形
ナンバーＳ＝６により選択される波形データ
は、該アドレスによりランダムに読み出され
る。表５には実施例においてこのようにランダ
ムに読み出される波形データが示されてお
り、この値をゲインG0＝1010Aと乗算する
ことにより、表５の波形ラツチ出力の欄に示
す雑音波形データをサンプリング出力するこ
とができる。第１５図にはこのようにしてサンプリング
出力された雑音波形が示されており、同図か
らも明らかなように、実施例の回路によれ
ば、波形ナンバーＳにより選択された波形の
波形データをランダムにサンプリング読み出
しすることにより、所望の雑音波形を出力す
ることが可能となる。なお、本実施例においては、回路を乱数発
生部として動作させる際に帰還値メモリ７８
を用いた場合を例にとり説明したが、本発明
はこれに限らず、このような帰還値メモリ７
８を用いることなく帰還回路１２の出力をそ
のまま加算器１２に入力することも可能とな
る。以上説明したように、本実施例の回路によ
れば、周期波形発生回路と雑音波形発生回路
とを組合せた場合に、その回路主要部、例え
ば加算器５２、波形メモリ４０を共用するこ
とができ、その結果回路全体の集積度を高め
低コスト化を図ることが可能となる。 (C‐3) データの検討次に実施例の回路を周期波形発生回路及び
雑音波形発生回路として用いた場合の具体的
なデータについて検討する。 (a) 周期波形の周波数まず、実施例の回路により得られる周期
波形の具体的な読み出し周波数ｆを検討す
る。（チヤンネルのサンプリング周期）実施例の回路は、RAM５０内のデータ
をCPUバスサイクルf_BCに同期して時分割
アクセスしており、前述したように１つの
チヤンネルの１回当りのサンプリング期間
はCPUバスサイクルの４周期分に当るた
め、チヤンネル１個当りのサンプリング期
間は４／f_BCとなる。実施例において、前述したようにチヤン
ネルは16個あるため、各チヤンネルのサン
プリング周期は16×（４／f_BC）となる。（１波形当りのサンプリング回数）また、１波形を読み出すために行われる
サンプリング動作の回数を検討すると、累
算メモリ４６は21ビツトであり、その累算
データＢはサンプリングが行われる度にＦ
ずつ増加するため、波形メモリ４６内の累
算値Ｂがオーバーフローを生じてから次の
オーバーフローを生ずるまでの間、すなわ
ち、一波形の読みだしが行われる間に行わ
れるサンプリング回数Ｎは2²¹／Ｆとなる。（出力波形の周期）従つて、前記サンプリング周期とサンプ
リングの累算回数とを乗算することによ
り、出力波形の周期１／ｆが次のように求
まり、１／ｆ＝16×４／f_BC×2²¹／Ｆ該出力波形の周波数ｆはｆ＝f_BC・Ｆ／16×４×2²¹ ……(3) となる。本実施例において、CPUバスサイクル
周波数f_BCはf_BC＝1.536MHzであるため出力
波形の周波数はｆ≒0.011444・Ｆ（Hz）となる。従つて、ｆ＝440（Hz）の出力波形を得た
い場合には、第５図Ａに示すサウンドポー
ト内にＦ＝38448の周波数データを設定す
ればよい。 (b) 雑音波形のサンプリング周波数次に、前記周期波形の周波数の場合と同
一の条件で行なわれる雑音波形のサンプリ
ング周波数ｆについて検討する。乱数のサンプリング出力は、８ビツトの
累算メモリ２６がオーバーフローする度に
行われるため、そのサンプリング周波数は
前記第(3)式と同様にして次式で求められ
る。ｆ＝f_BC・Ｆ／16×４×2₈＝2^-14・f_BC・Ｆ
＝93.75・Ｆ［Hz］……(4) 従つて、３［ＫHz］のサンプリング周波
数を得るためには、第５図Ｂに示すサウン
ドポート内にＦ＝32の周波数データを設定
すればよい。次に、各チヤンネルの乱数発生周期
T_RNDについて検討すると、T_RNDは、サン
プリング周期１／ｆの2¹⁶−１＝65535倍と
なり、次式で与えられる。 T_RND＝2¹⁶−１／ｆ＝2¹⁴×（2¹⁶−１）／f
_BC・Ｆ＝699.04／Ｆ［秒］……(5) 従つて、Ｆ＝32とすると、T_RND＝21.845
［秒］となることが理解される。［発明の効果］以上説明したように、本発明によれば、時分割
の手法を用いることにより、回路の部品点数を減
少させ、この結果回路全体の集積度を高めかつ低
コストの乱数発生回路を提供することが可能とな
る。

【表】

【表】【図面の簡単な説明】

第１図は本発明に用いられる乱数発生回路の原
理説明図、第２図は従来の乱数発生回路の説明
図、第３図Ａは周期波形発生回路の原理図、第３
図Ｂは雑音波形発生回路の原理図、第４図は本発
明の好適な実施例を示すブロツク図、第５図は第
４図に示すRAM内に記憶された周期波形発生用
サウンドポート及び乱数発生用サウンドポートの
説明図、第６図〜第８図は第４図に示す回路を周
期波形発生回路として動作する場合の説明図、第
９図〜第１２図は第４図に示す回路を雑音波形発
生回路として動作する場合の説明図、第１３図、
第１４図は周期波形発生回路を用いて形成された
周期波形図、第１５図は雑音波形発生回路を用い
て形成された雑音波形図である。１２……帰還回路、２０……シフトパルス出力
部、２２……乱数発生部、３２……シフト回路、
４０……波形メモリ。

Claims

【特許請求の範囲】１累算値を記憶する累算メモリと、前記累算値
と外部入力される周波数データとを加算しこの加
算値を新たな累算値として前記累算メモリに書込
み記憶させるための第１加算器と、を含み、前記
第１加算器の累算値がオーバーフローした際発生
する桁上げ信号に基づきシフトパルスを出力する
シフトパルス出力部と、乱数値メモリ及び第２加算器から成り前記シフ
トパルスが入力される度に第２加算器を用いて乱
数値メモリ内容を倍数加算して更新しシフトレジ
スタとして機能するシフト回路と、前記乱数値メ
モリの出力に基づき前記第２加算器のキヤリー入
力端子に帰還信号をフイードバツク入力する帰還
回路と、を含み、前記乱数値メモリ内に所定の乱
数を発生させる乱数発生部と、を有し、前記第１加算器及び第２加算器は、同一
の加算器を時分割して共用することを特徴とする
乱数発生回路。２特許請求の範囲１記載の回路において、累算メモリ及び乱数値メモリは同一メモリの異
なる番地内に形成されることを特徴とする乱数発
生回路。３特許請求の範囲１、２のいずれかに記載の回
路において、シフトパルス出力部は、所定のタイミング信号
を発生するタイミング発生回路を含み、そのタイ
ミング信号と、前記第１加算器の出力する桁上げ
信号とのアンド出力をシフトパルスとして出力す
ることを特徴とする乱数発生回路。