JPS6145423B2

JPS6145423B2 -

Info

Publication number: JPS6145423B2
Application number: JP53067697A
Authority: JP
Inventors: Masahiro Takahashi
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1978-06-07
Filing date: 1978-06-07
Publication date: 1986-10-08
Also published as: JPS54159103A

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は広域に散在する制御装置間の情報伝送
網のデータ伝送方式に関する。

〔発明の背景〕

最近、マイクロコンピユータの急速な発展によ
り、鉄鋼、化学プラント等の工業分野での各種制
御装置としてマイクロコンピユータを多数分散設
置して、いわゆる分散制御が進展しつつある。こ
れらの多数のマイクロコンピユータ間、あるいは
制御装置全体を監視、統括する上位の制御用計算
機との情報伝送を行うため、例えば１本の同軸線
をループ状に接続したデータハイウエイが用いら
れている。このように１本の伝送路を共用して相
互に情報伝送を行う場合には１個所の回線の切
断、中継ステーシヨンの故障などにより情報の伝
送ができなくなり、信頼度の面で十分とは言えな
い。この情報伝送の信頼度を向上する方法として
第１図に示したような網状に伝送回線を構成する
方法がとられる。ST^k（但し、ｋ＝１、２、３、
４、５）はデータ交換、経路制御などを行うステ
ーシヨン、MC^m（但し、ｍ＝１、２、３、４、
５、６、７）は工場内に散在する制御装置として
のマイクロコンピユータ、ｌ_1j（但し、ｉ＝１、
２、４、ｊ＝１、３、４、５）は伝送回線であ
る。例えば伝送回線l₁₃が切断してもMC１とMC
４間ではST１〜l₁₁〜ST２〜l₂₃〜ST３のように
迂回路を取つて伝送することが可能である。この
ような網状の情報伝送回線を有するものとしてコ
ンピユータネツトワークのARPA（Advanced
Research Projects Agnbcy）ネツトワークが著
名である。（例えばR.E.Kahn：Resource
sharing computer communications networks：
Procof IE³、Vol、60、No.11、NOV.1972 pp1397
〜1407参照）この種のネツトワーク（以下網状の情報伝送回
線をネツトワークと呼ぶ）はリアルタイム性が要
求されない、あるいは各ステーシヨンで速度変
換、コード変換が必要などの理由から蓄積交換方
式が用いられる。蓄積交換方式ではステーシヨン
はコンピユータで構成されており、ステーシヨン
に到着したデータは、一旦、記憶装置に取りこま
れ、前記した各種の変換が行われた後、次のステ
ーシヨンに送出される。

このような蓄積を伴う多数のステーシヨンを経
由することにより、各ステーシヨン毎にデータ長
に相当する伝送遅れを生じ、情報伝送に必要な時
間が長いという欠点があつた。

〔発明の目的〕

本発明の目的は、データ交換に伴う遅れ時間を
少なくしてなる情報伝送網のデータ伝送方式を提
供するものである。

〔発明の概要〕

本発明の特徴とするところはデータ伝送の単位
を構成するフレームに宛先アドレスとデータ長を
示す転送データ数の各フイールドを設け、ステー
シヨン装置がこれらのフイールドを受信すること
により直ちに送信すべき相手ステーシヨンアドレ
スを割出し送信動作を開始させることである。

本発明の他の特徴は前記送信動を実行しながら
受信しているデータは全て自ステーシヨン装置の
記憶装置に格納し、送信先ステーシヨンンが正常
受信ができなかつた場合に再送可能としているこ
とである。

本発明の１つの特徴は前記した相手ステーシヨ
ンアドレス、データ長を判断し送信起動をかけた
後は直接メモリアクセス装置（以下DMA：
Direct Memory Access装置と略す）によりプロ
セツサを介さず高速な転送を可能としたことであ
る。

〔実施例〕

以下図面により本発明を詳細に述べよう。

第２図に本発明によるステーシヨン装置の具体
的な一実施例を示す。図は第１図のステーシヨン
３を例に取り具体的に図示したものである。ステ
ーシヨン装置は安価に構成するため処理の中心部
をマイクロプロセツサで構成すべく、マイクロプ
ロセツサ１０を設けている。２０はDMA制御装
置でプロセツサを介することなくバス６０を介し
てHDLC伝送制御装置４０（実際には４０―１，
４０―２，４０―３と指示している）と記憶装置
３０間で高速にデータ転送を行わせしめる。この
DMA制御装置２０はマイクロコンピユータ用周
辺LSI（大規模集積回路）として既に利用可能で
ある。記憶装置３０はプログラム、データ格納の
ための記憶装置である。HDLC伝送制御装置４０
は国際的に標準化が図られている伝送制御手順で
あるハイレベル伝送制御手順（HDLC手順：
High―Level Data Link Controlと以下略す）を
実行するもので、マイクロコンピユータ用周辺
LSI（大規模集積回路）として既に利用可能であ
る。５０（実際には、５０―１，５０―２，５０
―３と指示している）は信号伝送装置で長距離伝
送の場合にはMODEM（変復調装置）、短距離伝
送の場合には簡単で、集積回路化されたＴ／Ｒ
（Transmitter／Receiverの略）などが使用され
る。なおマイクロコンピユータとステーシヨン装
置（図示ではMC４の場合）が近接して置かれる
場合には信号伝送装置が必要でないことは言うま
でもない。

第３図はHDLC手順にもとづいた、本発明で使
用する伝送フオーマツトを示したものである。な
の本発明は実現する伝送フオーマツトはHDLC手
順にもとづいたものに限定されるものでなく他の
如何なる手順でも実現できることは以下の説明か
ら明らかになるであろう。HDLC手順で規定され
ているフレームは図示したフレーム開始フラグ
Ｆ、ステーシヨンアドレスフイールドＡ、制御フ
イールドＣ、フレームチエツクシーケンス
FCS、フレーム終了フラグＦの各フイールドで
あり、宛先MCアドレスDA、転送バイトカウン
タBC、送信先アドレスSAの各フイールドは本発
明を実現するために設けられたものである。図示
したパターン（01111110）のフラグＦではさまれ
たものが、伝送の単位であるフレームを構成して
いる。

ステーシヨンアドレスフイールドＡは隣接す
る、送信相手ステーシヨンのアドレスであり、制
御フイールドＣはステーシヨンアドレスフイール
ドＡで示されるステーシヨンへの動作指令、ある
いは応答返送のためのフイールドである。フレー
ムチエツクシーケンスFCSは伝送路上での伝送
誤りを検出するためのフイールドである。HDLC
手順はこれらのステーシヨンアドレスフイールド
Ａ、制御フイールドＣ、フレームチエツクシーケ
ンスFCSの各フイールドを用いて伝送制御を実
行する。宛先MCアドレスDAは伝送フレームの
到着目的のMCアドレス、送信元MCアドレスSA
は前述した到着目的MCにどのMCが送信元であ
るかを連絡するためのものである。転送バイトカ
ウンタBCはステーシヨンアドレスフイールドＡ
からDATAフイールド間の転送バイト数（１バ
イトは８ビツト、フレームはバイトの整数倍で構
成するのが一般的である）を示している。Ａ，
Ｃ，DA，BC，SAフイールドは８ビツト単位に
拡張可能であるが、ここでは８ビツトとして説明
する。FCSフイールドは16ビツトで構成されて
いる。

第４図、第５図は第２図におけるHDLC伝送制
御装置４０の送信、受信機能の処理フローチヤー
トを示したものである。以下第３図のフレーム構
成を参照しながらHDLC伝送制御装置の動作を説
明する。

送信動作はプロセツサ１０がHDLC伝送制御装
置４０に起動コマンドを書き込むことにより開始
される。送信が起動されるとフラグが送出され
（401）、続いてデータを送出するためDMA制御装
置２０にデータ転送を要求する（402）。DMA制
御装置２０には予め送信データが格納されている
記憶装置３０の先頭番地と転送データ数がセツト
されていなければならない。DMA制御装置２０
はHDLC伝送制御装置４０から転送要求が発せら
れると、プロセツサ１０にプロセツサバス６０の
使用を要求する。プロセツサバスの使用要求が発
せられるとプロセツサ１０は直ちにプロセツサバ
ス６０の使用を中断し、DMA制御装置２０にプ
ロセツサバス６０の使用可能が連絡される。この
ことによりDMA制御装置２０は送信データが格
納されている記憶装置３０のアドレスを送出し、
記憶装置３０とHDLC伝送制御装置４０間でデー
タ転送を可能ならしめる。このような入出力装置
と記憶装置間の直接のデータ転送を行うダイレク
トメモリアクセス方式はマイクロコンピユータ、
あるいは電子計算機で一般的に実行されているも
のであり、更に本発明には直接関係がないので詳
細な説明は省略する。なお第４図、第５図の処理
フローでは第３図のフレーム構成でステーシヨン
アドレスフイールドＡ以下DATAフイールドま
でを送信データとみなし、記憶装置３０に格納さ
れている。

HDLC伝送制御装置４０はデータを回線に送出
する前にプロセツサからアボート（ABORT）送
出要求があるかを判断する（403）ことにより、
プロセツサ１０は現在送出しているフレームを無
効にすることができる。プロセツサ１０から
ABORT送出要求がある場合にはHDLC伝送制御
装置４０は８個以上「１」が連続するABORTパ
ターンを回線に送信する（409）。

プロセツサからABORT送出要求が無い場合に
はデータを回線に送出し（404）、最終データかを
判断して（405）、最終データの場合にはフレーム
チエツクシーケンスFCSを回線に送出し
（406）、続いてフラグＦを送出し（407）、プロセ
ツサ１０へ割込み信号によりフレーム送出完了を
連絡して一連の動作を終る（408）。したがつてプ
ロセツサ１０は送信起動、ABORT送出、フレー
ム送出完了時に送信動作に関与する。

受信動作は第５図の処理フローに示すように伝
送回線から１ビツト受信するごとに起動される。
ABORTパターンが検出された場合（420）には
プロセツサ１０へABORT受信を連絡して
（427）、プロセツサ１０にこれまで受信したデー
タを無効にさせる。ABORT検出でない場合には
フラグＦを検出したかどうかを判断して（421）、
フラグ検出ならばフレーム開始か終了かのフラグ
であるかをフラグＦ検出済フリツプフロツプで判
断し（422）、フレーム開始のフラグであればフラ
グ検出済フリツプフロツプをセツトし（423）、プ
ロセツサ１０へフラグ受信を連絡し（424）プロ
セツサ１０にフレーム受信を開始したことを報知
する。フラグ検出済フリツプフロツプがセツトさ
れている場合にはフレーム終了フラグとしなし
て、誤り検出を行いその結果をプロセツサ１０が
読み出させるステイタスレジスタにセツトし
（425）、プロセツサ１０へフレームの受信完了を
連絡する（426）。

フラグ検出でない場合にはフラグ検出済フリツ
プフロツプがセツトされているかを判断し
（428）、フリツプフロツプがセツトされている場
合には受信ビツトをシフトレジスタにシフトイン
して（429）、８ビツト受信完了（430）でDMA制
御装置２０にデータ転送を要求する（431）。した
がつてプロセツサ１０はABORT受信、フラグ受
信、フレーム受信完了時に受信動作に関与する。

第６図Ａ，Ｂはプロセツサ１０が実行するデー
タ交換機能における受信処理フローでＡ図の○イは
Ｂ図の○イに続いている。第７図は送信処理フロー
である。第７図は第２図に示したステーシヨン３
での送信フレームの時間的な関係を示したもので
ある。第８図はステーシヨンST１からのデータ
がST３を経てステーシヨンST２へデータ交換さ
れる様子を示している。

ステーシヨンST１より送信されたフレームは
HDLC伝送制御装置４０―２で受信され、第８図
の時刻t₁で、第５図のステツプ４２４でフラグ検
出がプロセツサ１０に連絡される。プロセツサ１
０はステツプ１０１で遅延タイマをセツトして一
定時刻後に動作を再開する。これに前記したごと
く転送バイトカウンタBCを受信するまではDMA
制御装置２０に転送データ数をセツトすることが
できないためである。したがつて遅延タイマへの
セツト時刻は（t₂−t₁）より少し大きい時間がセツ
トされる。

一定時刻後にプロセツサ１０の処理が起動され
るとステーシヨンアドレスフイールドＡが自己ア
ドレスかを判断し（103）、自己アドレスでなけれ
ば受信動作を停止し、記憶装置３０内の受信バツ
フアをリセツトする（102）。自己アドレスと一致
する場合には制御フイールドＣにより応答フルー
ムかを判断し（104）、応答フレームの場合にはフ
レームの受信が完了していないため、フレーム受
信完了の連絡を待つ。応答フレームでない場合に
は宛先MCアドレスDAにより送出相手ステーシ
ヨンアドレスをルーテイングテーブルより決定す
る（105）。ルーテイングテーブルは宛先MCアド
レスごとにどのステーシヨンに送出すべきかが前
以て各ステーシヨンにセツトされている。次にプ
ロセツサ１０は送信相手ステーシヨンへの回線が
使用中かどうかを判断し（106）、使用中であれば
送信要求待ち行列に登録し（110）、回線が空けば
直ちに送出される。回線が使用中でなければ記憶
装置３０内の現在受信中のフレームの先頭アドレ
ス、受信した転送バイト数をDMA制御装置２０
にセツトする（107）。続いて送出したフレームの
応答を監視するため、応答監視タイマをセツトし
（108）、送信起動を行う（109）。送信起動がかけ
られるとHDLC伝送制御装置４０は第４図に示し
た処理フローに従つてデータの送出を時刻t₃に開
始する。時刻t₄でフレームの受信が完了するとプ
ロセツサ１０に連絡され（第５図のステツプ４２
６）、プロセツサはHDLC伝送制御装置４０内の
ステイタスレジスタを読込み（111）、受信フレー
ムに誤りがあつたかどうかを判断する（112）。受
信フレームに誤りがある場合には、この受信フレ
ームを送信中であれば（113）、直ちに送出相手ス
テーシヨンにフレームの無効を知らせるため、
HDLC伝送制御装置４０にABORT送出を要求
し、第４図ステツプ４０９に示したように直ちに
時刻t₅でABORTパターンが送出される。
ABORTパターンは第８図には図示されていな
い。この受信フレームが送信中でない場合には記
憶装置３０内の受信バツフアに受信されたフレー
ムをリセツトする（117）。受信フレームに誤りが
無い場合には受信完了したフレームが応答フレー
ムかを判断して（115）、続いて相手ステーシヨン
からの応答フレームが正常受信か異常受信応答か
を判断する（116）。正常受信応答の場合には送出
したフレームが相手ステーシヨンに正しく受信さ
れたことを示しており、記憶装置３０内に保持し
てあつたフレームの受信バツフアをリセツトする
（117）。応答フレームが正常受信応答でない場合
には、再送を行うため再送要求を登録する
（118）。応答フレームでない場合には相手ステー
シヨンにフレームを正常受信応答したことを知ら
せるため応答送出を要求する（119）。

第７図の送信処理フローはフレーム送出完了、
応答監視タイマにより起動される。１つのフレー
ムの送出が完了すると、ステツプ１１０で登録さ
れている送信待ち行列の有無を調べ（120）、さら
にステツプ１１９で登録されている応答送出要求
の有無を調べ（121）、要求がある場合にはDMA
制御装置２０に応答、あるいは送信待ちのデータ
が格納されている先頭アドレス、転送バイト数を
HDLC伝送制御装置４０にセツトする（123）。第
８図の時刻t₅でステーシヨン３からステーシヨン
１へ応答フレームが送出されている。応答フレー
ムは伝送すべきデータがないので、ステーシヨン
アドレスフイールドＡ、制御フイールドＣ、フレ
ームチエツクシーケンスFCSのみで構成されて
いる。引き続き応答監視タイマのセツト（124）、
送信起動（125）が行われる。再送要求がある場
合には（129）、再送回数のカウンタを歩進し
（126）、一定回数以上再送している（127）場合に
は相手ステーシヨン、あるいは伝送回線の異常と
みなして異常処理を行う（128）。再送カウンタが
一定値を越えていない場合には再送すべきデータ
が保持されている受信バツフアの先頭アドレス、
転送バイト数をDMA制御装置２０にセツトし
（123）送信を起動する。

第８図に示したごとくステーシヨンST３から
ステーシヨンST２へのフレームは時刻t₆で受信
完了となり、ST３からST２への応答フレームは
回線が使用中でなければプロセツサの処理時間だ
け遅れて時刻t₇で送出され、ST３では時刻t₈で応
答フレームの受信が完了しデータを保持していた
受信バツフアがクリアされる。したがつてST３
の受信バツフアは時刻t₁からt₈までの間占有され
ている。また送出すべき回線が使用中でない場合
には（t₃−t₁）の時間だけステーシヨン内で遅れる
だけで、１フレームを経て受信完了してから送出
を開始する場合に比較してステーシヨン内での遅
れ時間が小さくできた。フレーム長を例えば256
バイト程度とするとステーシヨンでの遅れ時間は
（５バイト＋プロセツサの処理時間）となり１フ
レームを完全に受信してから送出する場合に比較
してステーシヨン内での遅れは1/50程度となる。

また相手ステーシヨンから応答フレームが受信
されるまで受信バツフアにデータが保持されてい
るためネツトワーク内でフレームが紛失すること
がなく高信頼度なデータ伝送ができる。

〔発明の効果〕

このように本発によればフレーム全体の受信が
完了していなくても、宛先MCアドレスＡ、転送
バイト数を受信した時点で直ちに相手ステーシヨ
ンにフレームの送信ができ、ステーシヨン内での
伝送遅れ時間を十分小さくできる。更にプロセツ
サには宛先MCアドレスの判断、HDLC伝送制御
装置の起動停止などの機能を実行し、HDLC伝送
制御装置と記憶装置間のデータ転送をDMA装置
に行なわせることにより高速転送が可能で、かつ
伝送回線の伝送速度を高くすることができる。ま
た実施例に示したステーシヨンはマイクロコンピ
ユータ、及びその周辺LSIで全て実現できるた
め、安価に構成できるなどこの方面における工業
的効果は大きい。

【図面の簡単な説明】

第１図は網状の情報系の構成図、第２図は本発
明の基本的な構成例図、第３図はデータフオーマ
ツト図、第４図、第５図、第６図Ａ，Ｂ、第７図
は本発明の動作説明のためのフローチヤート図、
第８図は本発明の動作説明のためのタイムチヤー
ト図である。 ST１，ST２，ST３，ST４，ST５…ステーシ
ヨン、MC１，MC２，MC３，MC４，MC５，
MC６，MC７…マイクロコンピユータ、l₁₁，
l₁₃，l₁₄，l₂₃，l₂₄，l₂₅，l₄₅…伝送回線、１０…マ
イクロプロセツサ、２０…DMA制御装置、３０
…記憶装置、４０…HDLC伝送制御装置、５０…
信号伝送装置。

Claims

【特許請求の範囲】

１ネツトワーク形成の情報伝送網と、該情報伝
送網の各接続点に設けられたステーシヨンとを備
え、各ステーシヨンは、該情報伝送網との伝送制
御をする伝送制御装置、各種情報を記憶する記憶
装置、前記伝送制御装置と記憶装置間でデータ転
送を行わせる直接メモリアクセス装置、これら装
置の作動制御をすると共に所定の処理を実行する
プロセツサを少なくとも備えて構成され、各ステ
ーシヨン間の伝送に用いられる伝送フレーム中に
宛先アドレスと転送データ数表示用データとを設
け、ステーシヨンは、上記伝送フレームのデータ
を受信したときに宛先アドレスを割り出して、受
信しつつある伝送フレームを対応するステーシヨ
ンに向けて送信し、この送信動作を実行しつつ且
つ受信しているデータを自己の記憶装置に格納
し、送信先ステーシヨンが正常受信できず再送要
求があつたときに該記憶装置内に格納されている
データを送信先ステーシヨンに送信するようにし
た情報伝送網のデータ伝送方式。